clk'event vs rising_edge ()

Jak przekonwertować 8 bitów na 16 bitów w VHDL?

VHDL: użyj długości ogólnej liczby całkowitej do określenia liczby wybranych linii

Próbuję stworzyć zmiennokształtny przesuwnik beczki; pobiera tablicę wejściową bitów i przesuwa je o pewną liczbę pozycji (określonych przez inne wejście). C...

Tworzenie dzielnika zegara

Znalazłem ten kod, jak zrobić dzielnik zegara. Mam ogólne zrozumienie, jak zrobić dzielnik za pomocą liczników, ale nie wiem, co robi ten kod i dlaczego to r...

Ostrzeżenie syntezy VHDL FF / Latch ma stałą wartość 0

Jak reprezentować liczbę całkowitą większą niż całkowita liczba całkowita

Ciągłe zadanie najwyraźniej nie działa

Pracuję nad filtrem FIR, szczególnie linią opóźnienia.

Jak mogę odczytać dane binarne w VHDL / modelsim bez użycia specjalnych formatów binarnych

zmień sygnał wewnątrz procesu za pomocą instrukcji if - VHDL

Mam ten kod w VHDL. Chcę, żeby pierwszy powstał, kiedy się pojawił, a potem najpierw sam upadnie. Ale kiedy to symuluję, pierwszy nigdy nie spada!

Czy przypisanie sygnału (współbieżnego) w instrukcji procesu jest sekwencyjne lub współbieżne?

Z tego co rozumiem, wszystkie instrukcje wewnątrz PROCESU są wykonywane sekwencyjnie. Co zatem dzieje się z jednoczesnym przypisaniem sygnału (<=)? Czy dz...