oblicz (i sprawdź) Ethernet FCS (crc32) w vhdl

Ostrzeżenie syntezy VHDL FF / Latch ma stałą wartość 0

Kompilowanie * .vhdl do biblioteki przy użyciu Altera Quartus II

Czy przypisanie sygnału (współbieżnego) w instrukcji procesu jest sekwencyjne lub współbieżne?

Z tego co rozumiem, wszystkie instrukcje wewnątrz PROCESU są wykonywane sekwencyjnie. Co zatem dzieje się z jednoczesnym przypisaniem sygnału (<=)? Czy dz...

Tworzenie dzielnika zegara

Znalazłem ten kod, jak zrobić dzielnik zegara. Mam ogólne zrozumienie, jak zrobić dzielnik za pomocą liczników, ale nie wiem, co robi ten kod i dlaczego to r...

clk'event vs rising_edge ()

Czy proces odbywa się w trybie VHDL?

Czy możliwe jest wykonanie dwóch lub więcej sekwencji w procesie

Jak mogę odczytać dane binarne w VHDL / modelsim bez użycia specjalnych formatów binarnych

Ciągłe zadanie najwyraźniej nie działa

Pracuję nad filtrem FIR, szczególnie linią opóźnienia.

VHDL: użyj długości ogólnej liczby całkowitej do określenia liczby wybranych linii

Próbuję stworzyć zmiennokształtny przesuwnik beczki; pobiera tablicę wejściową bitów i przesuwa je o pewną liczbę pozycji (określonych przez inne wejście). C...