Resultados de la búsqueda a petición "vhdl"
clk'event vs rising_edge ()
Siempre había usado esto para detectar un flanco ascendente:
Circuito de sincronización VHDL VGA
¿Alguien puede decirme cómo este circuito incrementa h_count_reg y v_count_reg? Realmente no lo veo. Además, ¿qué quieren decir con la salida se almacena exactamente? ¿Solo se retrasó un píxel? Realmente tampoco veo eso. ¡Gracias! library ...
Crear una matriz genérica cuyos elementos tengan un ancho creciente en VHDL
¿Es posible crear una matriz cuyos elementos tengan un ancho creciente? Por ejemplo, supongamos que X es una matriz que tiene 10 elementos; X (0) es std_logic_vector (3 abajo 0) X (1) es std_logic_vector (4 abajo 0) ... X (9) es std_logic_vector ...
Agregar biblioteca al proyecto VHDL
Estoy tratando de usar números de punto fijo en mi proyecto VHDL, pero sigo teniendo problemas para implementar la biblioteca (que se encuentra aquí http://www.eda-stds.org/fphdl/fixed_pkg_c.vhdl [http://www.eda-stds.org/fphdl/fixed_pkg_c.vhdl]) ...
¿Foros de programación relacionados con VHDL / Verilog? [cerrado]
El diseño de hardware con VHDL o Verilog se parece más a la programación hoy en día. Sin embargo, veo que los miembros de SO no están hablando tan activamente sobre la programación VHDL / Verilog. ¿Hay algún foro que se ocupe del diseño de ...
¿Hay alguna razón para inicializar (no restablecer) las señales en VHDL y Verilog?
Nunca he inicializado señales. De esa manera, cualquier señal que falte a un reinicio o asignación sería desconocida o inicializada. En algún código de referencia tienen inicialización. Esto derrota lo que deseo. Además, dado que ...
¿Es la asignación de señal (concurrente) dentro de una declaración de proceso secuencial o concurrente?
Por lo que entiendo, todas las declaraciones dentro de un PROCESO se ejecutan secuencialmente. Entonces, ¿qué sucede con una asignación de señal concurrente ...
Mejores formas de implementar una operación de módulo (pregunta de algoritmo)
He estado tratando de implementar un exponente modular recientemente. Estoy escribiendo el código en VHDL, pero estoy buscando consejos de una naturaleza más algorítmica. El componente principal del exponente modular es un multiplicador modular ...
Error (10028): No se pueden resolver varios controladores constantes para la red ... ERROR VHDL
Estoy tratando de escribir un código que detectará un flanco ascendente en la señal din y aumentará el dout durante 5 ciclos de reloj después de que eso suce...
Compilando * .vhdl en una biblioteca, usando Altera Quartus II
Estoy tratando de usar 'Paquete de punto flotante y punto fijo' como parte de mi diseño de filtro en VHDL. Estoy utilizando Altera Quartus II como en...