Cómo contar las teclas presionadas en la placa espartana FPGA

Estoy usando la placa FPGA Spartan 2 y quiero contar las teclas presionadas desde el teclado, este es mi código VHDL: library ieee ; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; use ...

Altera Quartus Error (12007): la entidad de diseño de nivel superior "alt_ex_1" no está definida

He examinado todas las preguntas anteriores y nadie parece tener un problema tan simple como el mío. También he buscado en la web y no puedo encontrar una solución. Soy nuevo en VHDL y estoy tratando de compilar el ejemplo simple ...

VHDL: no se puede leer el estado de salida

Estoy intentando compilar en ModelSim 10.0 y recibo un error de compilación que dice: 'No se puede leer el estado de salida'. Aquí hay un fragmento del código. Sería genial si alguien pudiera decirme qué estoy haciendo mal. entity ...

Verilog / VHDL - ¿Cómo evitar restablecer los registros de datos dentro de un solo bloque siempre?

firmado con std_logic_vector, resultados de corte

Necesito tomar el valor absoluto de un resultado y solo estoy interesado en los bits más significativos. Esto es lo que he hecho: data_ram_h <= std_logic_vector(abs(signed(resize(r4(calc_cnt - 2), data_ram_h'length) + r4(calc_cnt - 1) + ...

Cuando se debe insertar una señal en la lista de sensibilidad de un proceso

stoy confundido acerca de cuándo una señal declarada en una arquitectura debe insertarse en la lista de sensibilidad de un proceso. Existe una ley general que pueda seguirse en cualquier situació Tengo verdaderas dificultades para comprender ...

Máquina de estado VHDL con varios retrasos: ¿el mejor enfoque?

Esta es una pregunta genérica que me ha molestado desde que pude entender los conceptos básicos de una máquina de estados finitos. Supongamos que tengo cuatro estados s0 - s3, donde el FSM se iniciará automáticamente en 's0' después de aplicar la ...

Error (10028): No se pueden resolver varios controladores constantes para la red ... ERROR VHDL

Estoy tratando de escribir un código que detectará un flanco ascendente en la señal din y aumentará el dout durante 5 ciclos de reloj después de que eso suce...

¿Foros de programación relacionados con VHDL / Verilog? [cerrado]

El diseño de hardware con VHDL o Verilog se parece más a la programación hoy en día. Sin embargo, veo que los miembros de SO no están hablando tan activamente sobre la programación VHDL / Verilog. ¿Hay algún foro que se ocupe del diseño de ...

Hacer una ALU de 16 bits utilizando ALU de 1 bit

Hola, estoy tratando de crear una ALU de 16 bits a partir de varias ALU de 1 bit. Creé un paquete llamado basic_alu1 que contiene un componente de la ALU de 1 bit. El código para esto es: library ieee; use ieee.std_logic_1164.all; package ...