Resultados de la búsqueda a petición "vhdl"
código vhdl (para bucle)
Descripción: quiero escribir código vhdl que encuentre el número entero más grande en la matriz A, que es una matriz de 20 enteros. Pregunta: ¿Cómo debería ser mi algoritmo para ingresar dónde están las declaraciones secuenciales? mi código ...
Cuando se debe insertar una señal en la lista de sensibilidad de un proceso
stoy confundido acerca de cuándo una señal declarada en una arquitectura debe insertarse en la lista de sensibilidad de un proceso. Existe una ley general que pueda seguirse en cualquier situació Tengo verdaderas dificultades para comprender ...
¿Hay alguna razón para inicializar (no restablecer) las señales en VHDL y Verilog?
Nunca he inicializado señales. De esa manera, cualquier señal que falte a un reinicio o asignación sería desconocida o inicializada. En algún código de referencia tienen inicialización. Esto derrota lo que deseo. Además, dado que ...
no declaraciones de funciones para el operador
Recibo este mensaje de error: testbench.vhd: 16: 22: no hay declaraciones de funciones para el operador "+" en esta línea: Z <= unsigned(X) + resize(unsigned(Y),X'length);con este código: library IEEE; use IEEE.std_logic_1164.all; use ...
VHDL entidad y diseño de arquitectura
Con Ada puedo dividir mis unidades modulares en especificación y cuerpo con archivos .ads y .adb. ¿Es posible separar la entidad y la arquitectura VHDL? Si es así, ¿hay una convención de nombres o un estilo recomendado para hacer esto? ¿Y se ...
VHDL: tabla de verdad en la biblioteca ieee std_logic
Investigué cómo IEEE define sus bibliotecas. Cuando abríbiblioteca stdlogic [https://standards.ieee.org/downloads/1076/1076.2-1996/std_logic_1164-body.vhdl] , Vi algunas tablas de verdad que se definen como constantes. No tengo idea de cómo ...
Cómo contar las teclas presionadas en la placa espartana FPGA
Estoy usando la placa FPGA Spartan 2 y quiero contar las teclas presionadas desde el teclado, este es mi código VHDL: library ieee ; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; use ...
how para retrasar una señal durante varios ciclos en vhdl
¿Cómo retrasar la señal para un número determinado de ciclos en VHDL? El número de ciclos se da como genérico. Cualquier otra opción en lugar de process(CLK) is begin if rising_edge(CLK) then a_q <= a; a_q_q <= a_q; a_q_q_q <= a_q_q; -- etc ...
¿Diferencia entre operadores mod y rem en VHDL?
Me encontré con estas declaraciones en la programación VHDL y no pude entender la diferencia entre los dos operadores mod y rem 9 mod 5 (-9) mod 5 9 mod (-5) 9 rem 5 (-9) rem 5 9 rem (-5)