Resultados de la búsqueda a petición "vhdl"

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Mejores formas de implementar una operación de módulo (pregunta de algoritmo)

He estado tratando de implementar un exponente modular recientemente. Estoy escribiendo el código en VHDL, pero estoy buscando consejos de una naturaleza más algorítmica. El componente principal del exponente modular es un multiplicador modular ...

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La advertencia de síntesis de VHDL FF / Latch tiene un valor constante de 0

Estoy probando un código que esencialmente implica usar un FPGA y leer valores de un sensor de temperatura.El código está abajo:

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Leer una imagen a FPGA desde la PC y volver

Necesito leer una pequeña imagen (formato tif) de la PC al kit FPGA (ALTERA DE2-70) para procesarla, luego escribirla de nuevo en la PC. No tengo idea de cómo hacerlo en Verilog? ¿Se puede hacer en C? Si es así, ¿cómo puedo combinar mi código C ...

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Estilo de proceso VHDL

He estado leyendo varias preguntas aquí, ya que estoy aprendiendo VHDL y siempre estoy buscando mejorar. Sin embargo, este comentario me hizo sentir curiosidad: Problema simple de máquina de ...

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VHDL: use la longitud de un entero genérico para determinar el número de líneas seleccionadas

Estoy tratando de crear un cambiador de cañón reutilizable; toma una matriz de entrada de bits y los desplaza un cierto número de posiciones (determinado por...

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Hacer una ALU de 4 bits a partir de varias ALU de 1 bit

Estoy tratando de combinar varias ALU de 1 bit en una ALU de 4 bits. Estoy confundido acerca de cómo hacer esto realmente en VHDL. Aquí está el código para la ALU de 1 bit que estoy usando: component alu1 -- define the 1 bit alu component ...

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¿Cómo convertir 8 bits a 16 bits en VHDL?

Tengo una señal de entrada del convertidor ADC que es de 8 bits (

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¿Diferencia entre operadores mod y rem en VHDL?

Me encontré con estas declaraciones en la programación VHDL y no pude entender la diferencia entre los dos operadores mod y rem 9 mod 5 (-9) mod 5 9 mod (-5) 9 rem 5 (-9) rem 5 9 rem (-5)

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Asignación continua aparentemente no funciona

Estoy trabajando en un filtro FIR, específicamente la línea de retardo.

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VHDL: no se puede leer el estado de salida

Estoy intentando compilar en ModelSim 10.0 y recibo un error de compilación que dice: 'No se puede leer el estado de salida'. Aquí hay un fragmento del código. Sería genial si alguien pudiera decirme qué estoy haciendo mal. entity ...