VHDL: ¿Cómo descubrir / informar el ancho / longitud del bit del entero (frente a std_logic_vector)?

Digo que necesito una señal para representar números del 0 al 5; obviamente esto necesita 3 bits de std_logic para ser representado es decir, si MAXVAL = 5, entonces bitwidth = wcalc "floor(logtwo($MAXVAL))+1"}). Soy consciente de que podría ...

firmado con std_logic_vector, resultados de corte

Necesito tomar el valor absoluto de un resultado y solo estoy interesado en los bits más significativos. Esto es lo que he hecho: data_ram_h <= std_logic_vector(abs(signed(resize(r4(calc_cnt - 2), data_ram_h'length) + r4(calc_cnt - 1) + ...

VHDL - FSM no se inicia (SOLO en simulación de temporización)

Estoy trabajando para mi tesis de maestría y soy bastante nuevo en VHDL, pero aún tengo que implementar algunas cosas complejas. Esta es una de las estructuras más fáciles que tuve que escribir, y todavía me encuentro con algunos problemas. Es ...

¿Cuándo se asignan las señales en VHDL?

Considerando este código: architecture synth of my_entity is signal a : std_logic; begin a <= c and d; b <= a and c; end synth;a segunda línea va a respetar esaa cambió en el otro proceso o son todas las señales solo al final dearquitectur asignado?

Cómo contar las teclas presionadas en la placa espartana FPGA

Estoy usando la placa FPGA Spartan 2 y quiero contar las teclas presionadas desde el teclado, este es mi código VHDL: library ieee ; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; use ...

cambio de señal dentro de un proceso con sentencia if - VHDL

Tengo este código en VHDL. Lo que quiero es levantarme primero cuando hay un evento y luego, el primero es caer por sí mismo. Pero cuando simulo esto, ¡lo pr...

Asignación continua aparentemente no funciona

Estoy trabajando en un filtro FIR, específicamente la línea de retardo.

Hacer una ALU de 16 bits utilizando ALU de 1 bit

Hola, estoy tratando de crear una ALU de 16 bits a partir de varias ALU de 1 bit. Creé un paquete llamado basic_alu1 que contiene un componente de la ALU de 1 bit. El código para esto es: library ieee; use ieee.std_logic_1164.all; package ...

Confusión entre los programas del modelo de comportamiento y flujo de datos en VHDL

Convertir número binario de 8 bits a BCD en VHDL

El algoritmo es bien conocido, haces 8 turnos a la izquierda y compruebas las unidades, decenas o cientos de bits (4 cada una) después de cada turno. Si están por encima de 4, agrega 3 al grupo y así sucesivamente ... Aquí hay una solución ...