Результаты поиска по запросу "vhdl"
Как сделать простое моделирование Aldec Active-HDL с осциллограммой с использованием сценариев Tcl?
Наличие простого испытательного стенда, такого как:
Синтез VHDL - FF / значение константы защелки
Я пытаюсь синтезировать модуль VHDL, который я написал.Код ниже:
https://www.edaplayground.com/x/4VJE
учаю это сообщение об ошибке: testbench.vhd: 16: 22: нет объявлений функций для оператора "+" на этой линии: Z <= unsigned(X) + resize(unsigned(Y),X'length);с этим кодом: library IEEE; use IEEE.std_logic_1164.all; use IEEE.numeric_std.all; ...
Является ли использованиеising_edge для не-тактового сигнала плохой практикой? Есть ли альтернативы?
Я работаю над VHDL-дизайном, и он у меня работает, но код довольно уродливый, и тот факт, что мне кажется, что я пытаюсь обойти дизайн языка для достижения с...
Синтезируемый код будет выглядеть так:
я ошибка при синтезе этого кода в Xillinx. Эта ошибка: «Сигнал Z_1 не может быть синтезирован, плохое синхронное описание» entity uk3 is port( rst : in BIT; C : in INTEGER; clk : in BIT; S : out INTEGER ); end uk3; --}} End of automatically ...
Библиотеки не обязательно соответствуют папкам на вашем диске. Библиотеки содержат объекты, архитектуры, пакеты, тела пакетов и / или конфигурации. Вы указываете ModelSim, в какой библиотеке данный файл идет в командной строке:
ощью Ada я могу разделить свои модульные блоки на спецификации и тело с помощью файлов .ads и .adb. Можно ли отделить сущность VHDL от архитектуры? Если да, есть ли соглашение об именах или рекомендуемый стиль для этого? И могут ли объекты быть ...
clk'event vsising_edge ()
Я всегда использовал это для обнаружения нарастающего фронта:
Как преобразовать 8 бит в 16 бит в VHDL?
У меня есть входной сигнал от АЦП 8 бит (
Синтез VHDL - FF / значение константы защелки
Я пытаюсь синтезировать модуль VHDL, который я написал. Код ниже: library IEEE; use IEEE.STD_LOGIC_1164.ALL; -- Uncomment the following library declaration if using -- arithmetic functions with Signed or Unsigned values ...