Código de erro VHDL 10500

Novo no Vhdl e estou tentando criar um decodificador de 6 a 64. Eu tenho um decodificador em funcionamento de 3 a 8 gravado e preciso usá-lo (9 deles para ser exato) para fazer 6 a 64. Continuo recebendo o código de erro 10500 onde declaro meu ...

Fóruns de programação relacionados ao VHDL / Verilog? [fechadas]

O design de hardware com VHDL ou Verilog é mais parecido com a programação atualmente. No entanto, vejo que os membros do SO não estão falando tão ativamente sobre a programação VHDL / Verilog. Existe algum fórum relacionado ao design de ...

Como contar teclas pressionadas no quadro espartano FPGA

Estou usando a placa FPGA Spartan 2 e quero contar as teclas pressionadas no teclado. Este é o meu código VHDL: library ieee ; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; use ieee.numeric_std.all; ...

Confusão entre os modelos de modelos comportamentais e de fluxo de dados em VHDL

execução seqüencial na instrução de processo em vhdl

para declaração de processo em vhdl, diz-se que a ordem de execução dentro de uma declaração de processo é seqüencial. Minha pergunta é que, por favor, observe primeiro o código abaixo: os sinais a, bec são atribuídos a seus novos valores ...

Síntese de VHDL - Valor constante de FF / Latch

Eu estou tentando sintetizar um módulo vhdl que escrevi.O código está abaixo:

Altera Quartus Error (12007): A entidade de design de nível superior “alt_ex_1” é indefinida

Analisei todas as perguntas anteriores e ninguém parece ter um problema tão simples quanto o meu. Também pesquisei na web e não consigo encontrar uma solução. Eu sou novo no VHDL e estou tentando compilar o exemplo simples fornecido pela Altera, ...

Estilo de processo VHDL

Eu tenho lido várias perguntas aqui, pois estou aprendendo VHDL e sempre procurando melhorar. No entanto, esse comentário me deixou curioso: Problema da máquina de estado ...

Criando uma matriz genérica cujos elementos têm largura crescente em VHDL

É possível criar uma matriz cujos elementos tenham largura crescente. Por exemplo, digamos que X é uma matriz que possui 10 elementos; X (0) é std_logic_vector (3 até 0) X (1) é std_logic_vector (4 até 0) ... X (9) é std_logic_vector (12 até 0)

Fazendo um divisor de relógio