Suchergebnisse für Anfrage "vhdl"

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VHDL VGA Sync Circuit

Kann mir jemand sagen, wie diese Schaltung h_count_reg und v_count_reg erhöht? Ich sehe es nicht wirklich. Auch was bedeuten sie, indem die Ausgabe genau gepuffert wird? Es ist nur um ein Pixel verzögert? sehe das auch nicht wirklich. Vielen ...

3 die antwort

Wie kann ich Binärdaten in VHDL / modelsim ohne Verwendung spezieller Binärformate lesen?

Einige Hintergrundinformationen:Ich schreibe einen VHDL-Prüfstand für einen Ethernet-MAC. Die Testbench besteht aus einem Paket und einer kombinierten Entity...

3 die antwort

found '0' Definitionen des Operators "+" in VHDL

Als erstes möchte ich darauf hinweisen, dass dies mein erster Versuch mit VHDL ist, also sei freundlich. Ich möchte die Eingänge X1 ... X4 lesen und die Summe der Eingänge am Ausgang erzeugen. Das ist mein Code library IEEE; use ...

TOP-Veröffentlichungen

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VHDL Fehlercode 10500

Neu bei Vhdl und ich versuche einen 6 bis 64 Decoder zu machen. Ich habe einen funktionierenden 3- bis 8-Decoder geschrieben und muss diesen verwenden (9, um genau zu sein), um die 6 bis 64 zu erstellen. Ich erhalte immer wieder ...

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Darstellen einer ganzen Zahl größer als eine ganze Zahl hoch

2 die antwort

Kompilieren von * .vhdl in eine Bibliothek mit Altera Quartus II

Ich versuche, 'Gleitkomma- und Festkommapaket' als Teil meines Filterentwurfs in VHDL zu verwenden. Ich benutze Altera Quartus II als Entwicklungsumg...

2 die antwort

Uhrteiler bauen

6 die antwort

VHDL / Verilog bezogene Programmierforen? [geschlossen

Hardware-Design mit VHDL oder Verilog ähnelt heutzutage eher der Programmierung. Ich sehe jedoch, dass SO-Mitglieder nicht so aktiv über VHDL / Verilog-Programmierung sprechen. Gibt es ein Forum zum Thema Hardware-Design mit Verilog / VHDL / ...

3 die antwort

Altera Quartus Error (12007): Die oberste Entwurfsentität "alt_ex_1" ist undefiniert.

Ich habe mir alle vorherigen Fragen angeschaut und niemand scheint ein so einfaches Problem zu haben wie ich. Außerdem habe ich im Internet gesucht und kann keine Lösung finden. Ich bin neu in VHDL und versuche, das einfache von Altera ...

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Erstellen eines generischen Arrays, dessen Elemente in VHDL eine zunehmende Breite haben

Ist es möglich, ein Array zu erstellen, dessen Elemente eine zunehmende Breite haben? Angenommen, X ist ein Array mit 10 Elementen. X (0) ist std_logic_vector (3 nach unten auf 0) X (1) ist std_logic_vector (4 nach unten auf 0) ... X (9) ist ...