Wie mache ich eine einfache Aldec Active-HDL-Simulation mit Wellenform mithilfe von Tcl-Skripten?

Mit einem einfachen Prüfstand wie: entity tb is end entity; architecture syn of tb is signal show : boolean; begin show <= TRUE after 10 ns; end architecture;ModelSim GUI ermöglicht die Simulation und Anzeige von Wellenformen mit einem ...

VHDL Syntaxfehler

n meinem Code habe ich die folgenden Zeilen: architecture Behavioral of L6 is begin with SEL select Z <= '1111110' when '0000', '00110000' when '0001', '1111011' when '1001'; Es gibt einen Syntaxfehler "in der Nähe von" (die erste Zeile mit ...

clk'event vs rising_edge ()

Ich hatte das immer benutzt, um eine steigende Flanke zu erkennen:

found '0' Definitionen des Operators "+" in VHDL

Als erstes möchte ich darauf hinweisen, dass dies mein erster Versuch mit VHDL ist, also sei freundlich. Ich möchte die Eingänge X1 ... X4 lesen und die Summe der Eingänge am Ausgang erzeugen. Das ist mein Code library IEEE; use ...

Signal innerhalb eines Prozesses mit if-Anweisung ändern - VHDL

Ich habe diesen Code in VHDL. Was ich will, ist zuerst aufzusteigen, wenn es sich ereignet, und danach ist es das erste, von selbst zu fallen. Aber wenn ich ...

Fehler beim Hinzufügen von std_logic_vector, s

Ich möchte ein einfaches Modul haben, das zwei std_logic_vectors hinzufügt. Wenn Sie jedoch den folgenden Code mit dem Operator + verwenden, wird keine Synthetisierung durchgeführt. library IEEE; use IEEE.std_logic_1164.all; use ...

VHDL Fehlercode 10500

Neu bei Vhdl und ich versuche einen 6 bis 64 Decoder zu machen. Ich habe einen funktionierenden 3- bis 8-Decoder geschrieben und muss diesen verwenden (9, um genau zu sein), um die 6 bis 64 zu erstellen. Ich erhalte immer wieder ...

Fehler (10028): Mehrere konstante Treiber für net… VHDL ERROR können nicht aufgelöst werden

Ich versuche, einen Code zu schreiben, der eine ansteigende Flanke am din-Signal erkennt und danach den dout für 5 Taktzyklen erhöht. Beim Kompilieren treten immer wieder andere Fehler auf, und ich bin mir nicht sicher, was sie bedeuten. Ich ...

Multiplikation durch Potenzreihensummierung mit negativen Termen

Wie kann ich in Verilog einen Gleitkomma-Multiplikanden berechnen? Bisher benutze ich normalerweise shift << 1024, dann wird die Gleitkommazahl zur Ganzzahl. Dann führe ich einige Operationen durch und dann >> 1024, um wieder einen Bruch zu ...

Darstellen einer ganzen Zahl größer als eine ganze Zahl hoch