Suchergebnisse für Anfrage "vhdl"
Die VHDL-Synthesewarnung FF / Latch hat einen konstanten Wert von 0
Ich probiere einen Code aus, bei dem im Wesentlichen ein FPGA verwendet und Werte von einem Temperatursensor gelesen werden.Der Code ist unten:
VHDL Syntaxfehler
n meinem Code habe ich die folgenden Zeilen: architecture Behavioral of L6 is begin with SEL select Z <= '1111110' when '0000', '00110000' when '0001', '1111011' when '1001'; Es gibt einen Syntaxfehler "in der Nähe von" (die erste Zeile mit ...
Wie mache ich eine einfache Aldec Active-HDL-Simulation mit Wellenform mithilfe von Tcl-Skripten?
Mit einem einfachen Prüfstand wie: entity tb is end entity; architecture syn of tb is signal show : boolean; begin show <= TRUE after 10 ns; end architecture;ModelSim GUI ermöglicht die Simulation und Anzeige von Wellenformen mit einem ...
Wie kann ich Binärdaten in VHDL / modelsim ohne Verwendung spezieller Binärformate lesen?
Einige Hintergrundinformationen:Ich schreibe einen VHDL-Prüfstand für einen Ethernet-MAC. Die Testbench besteht aus einem Paket und einer kombinierten Entity...
Hinzufügen einer Bibliothek zum VHDL-Projekt
Ich versuche, Festkommazahlen in meinem VHDL-Projekt zu verwenden, habe jedoch weiterhin Probleme, die Bibliothek zu implementieren (hier zu finden) http://www.eda-stds.org/fphdl/fixed_pkg_c.vhdl [http://www.eda-stds.org/fphdl/fixed_pkg_c.vhdl]). ...
Bessere Möglichkeiten zur Implementierung einer Modulo-Operation (Algorithmus-Frage)
Ich habe kürzlich versucht, einen modularen Exponentiator zu implementieren. Ich schreibe den Code in VHDL, suche aber nach algorithmischen Ratschlägen. Die Hauptkomponente des modularen Exponentiators ist ein modularer Multiplikator, den ich ...
VHDL-Zustandsmaschine mit mehreren Verzögerungen - bester Ansatz?
Dies ist eine allgemeine Frage, die mich abgehört hat, seit ich die Grundlagen einer endlichen Zustandsmaschine verstehen konnte. Angenommen, ich habe vier Zustände s0 - s3, in denen das FSM nach dem Anlegen der Spannung automatisch bei 's0' ...
Was bedeutet 1-, 2- oder 3-Prozess für eine FSM in VHDL?
Es scheint, als gäbe es einige Debatten darüber, wie Finite-State-Machines (FSMs) in VHDL codiert werden können. Die Leute sprechen von 1-Prozess-, 2-Prozess- oder 3-Prozess-FSMs, als ob jeder genau wüsste, was es bedeutet und was jeder Prozess ...
Altera Quartus Error (12007): Die oberste Entwurfsentität "alt_ex_1" ist undefiniert.
Ich habe mir alle vorherigen Fragen angeschaut und niemand scheint ein so einfaches Problem zu haben wie ich. Außerdem habe ich im Internet gesucht und kann keine Lösung finden. Ich bin neu in VHDL und versuche, das einfache von Altera ...