Synteza VHDL - FF / Latch Constant Value

Próbuję zsyntetyzować napisany przeze mnie moduł vhdl.Kod jest poniżej:

Ostrzeżenie syntezy VHDL FF / Latch ma stałą wartość 0

Jak przekonwertować 8 bitów na 16 bitów w VHDL?

Zamieszanie między modelami programów behawioralnych i przepływu danych w VHDL

Używam podręcznika „VHDL: Programming By Example” Douglasa L Perry'ego, wydanie czwarte. Podał przykład modelu programowania Dataflow na stronie 4:Kod I:

Czy przypisanie sygnału (współbieżnego) w instrukcji procesu jest sekwencyjne lub współbieżne?

Z tego co rozumiem, wszystkie instrukcje wewnątrz PROCESU są wykonywane sekwencyjnie. Co zatem dzieje się z jednoczesnym przypisaniem sygnału (<=)? Czy dz...

Ciągłe zadanie najwyraźniej nie działa

Pracuję nad filtrem FIR, szczególnie linią opóźnienia.

Czy proces odbywa się w trybie VHDL?

Czy możliwe jest wykonanie dwóch lub więcej sekwencji w procesie

zmień sygnał wewnątrz procesu za pomocą instrukcji if - VHDL

Mam ten kod w VHDL. Chcę, żeby pierwszy powstał, kiedy się pojawił, a potem najpierw sam upadnie. Ale kiedy to symuluję, pierwszy nigdy nie spada!

oblicz (i sprawdź) Ethernet FCS (crc32) w vhdl

VHDL: użyj długości ogólnej liczby całkowitej do określenia liczby wybranych linii

Próbuję stworzyć zmiennokształtny przesuwnik beczki; pobiera tablicę wejściową bitów i przesuwa je o pewną liczbę pozycji (określonych przez inne wejście). C...