Resultados de la búsqueda a petición "vhdl"
VHDL: tabla de verdad en la biblioteca ieee std_logic
Investigué cómo IEEE define sus bibliotecas. Cuando abríbiblioteca stdlogic [https://standards.ieee.org/downloads/1076/1076.2-1996/std_logic_1164-body.vhdl] , Vi algunas tablas de verdad que se definen como constantes. No tengo idea de cómo ...
Error de sintaxis de VHDL
En mi código, tengo las siguientes líneas: architecture Behavioral of L6 is begin with SEL select Z <= '1111110' when '0000', '00110000' when '0001', '1111011' when '1001';Hay un error de sintaxis "cerca de" (la primera línea con una comilla ...
¿Cómo hacer una simple simulación Aldec Active-HDL con forma de onda usando secuencias de comandos Tcl?
Tener un banco de pruebas simple como: entity tb is end entity; architecture syn of tb is signal show : boolean; begin show <= TRUE after 10 ns; end architecture;ModelSim GUI permite la simulación y la visualización de formas de onda con un ...
¿Es una mala práctica el uso de rising_edge en señales sin reloj? ¿Hay alternativas?
Estoy trabajando en un diseño VHDL y lo tengo funcionando, pero el código es bastante feo y el hecho de que parece que estoy tratando de evitar el diseño del lenguaje para lograr mi objetivo me hace sentir que algo está mal. Soy bastante nuevo en ...
Hacer una ALU de 16 bits utilizando ALU de 1 bit
Hola, estoy tratando de crear una ALU de 16 bits a partir de varias ALU de 1 bit. Creé un paquete llamado basic_alu1 que contiene un componente de la ALU de 1 bit. El código para esto es: library ieee; use ieee.std_logic_1164.all; package ...
Leer una imagen a FPGA desde la PC y volver
Necesito leer una pequeña imagen (formato tif) de la PC al kit FPGA (ALTERA DE2-70) para procesarla, luego escribirla de nuevo en la PC. No tengo idea de cómo hacerlo en Verilog? ¿Se puede hacer en C? Si es así, ¿cómo puedo combinar mi código C ...
Cómo contar las teclas presionadas en la placa espartana FPGA
Estoy usando la placa FPGA Spartan 2 y quiero contar las teclas presionadas desde el teclado, este es mi código VHDL: library ieee ; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; use ...
ACTIV HDL - VHDL- "La señal no se puede sintetizar, descripción síncrona incorrecta"
Tengo un error al sintetizar este código en Xillinx. Este error es: "La señal Z_1 no se puede sintetizar, descripción síncrona incorrecta" entity uk3 is port( rst : in BIT; C : in INTEGER; clk : in BIT; S : out INTEGER ); end uk3; --}} End of ...
¿Cómo implementaría esta lógica digital en Verilog o VHDL?
Publiqué unresponder [https://stackoverflow.com/questions/480405/finding-the-next-in-round-robin-scheduling-by-bit-twiddling#486480] aotra pregunta de ...
how para retrasar una señal durante varios ciclos en vhdl
¿Cómo retrasar la señal para un número determinado de ciclos en VHDL? El número de ciclos se da como genérico. Cualquier otra opción en lugar de process(CLK) is begin if rising_edge(CLK) then a_q <= a; a_q_q <= a_q; a_q_q_q <= a_q_q; -- etc ...