Resultados de la búsqueda a petición "vhdl"
no declaraciones de funciones para el operador
Recibo este mensaje de error: testbench.vhd: 16: 22: no hay declaraciones de funciones para el operador "+" en esta línea: Z <= unsigned(X) + resize(unsigned(Y),X'length);con este código: library IEEE; use IEEE.std_logic_1164.all; use ...
ejecución secuencial en la declaración de proceso en vhdl
para la declaración de proceso en vhdl, se dice que el orden de ejecución dentro de una declaración de proceso es secuencial. Mi pregunta es que, primero mire el código a continuación, ¿se asignan las señales a, byc a sus nuevos valores de manera ...
ACTIV HDL - VHDL- "La señal no se puede sintetizar, descripción síncrona incorrecta"
Tengo un error al sintetizar este código en Xillinx. Este error es: "La señal Z_1 no se puede sintetizar, descripción síncrona incorrecta" entity uk3 is port( rst : in BIT; C : in INTEGER; clk : in BIT; S : out INTEGER ); end uk3; --}} End of ...
Cómo contar las teclas presionadas en la placa espartana FPGA
Estoy usando la placa FPGA Spartan 2 y quiero contar las teclas presionadas desde el teclado, este es mi código VHDL: library ieee ; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; use ...
Hacer una ALU de 16 bits utilizando ALU de 1 bit
Hola, estoy tratando de crear una ALU de 16 bits a partir de varias ALU de 1 bit. Creé un paquete llamado basic_alu1 que contiene un componente de la ALU de 1 bit. El código para esto es: library ieee; use ieee.std_logic_1164.all; package ...
¿Es una mala práctica el uso de rising_edge en señales sin reloj? ¿Hay alternativas?
Estoy trabajando en un diseño VHDL y lo tengo funcionando, pero el código es bastante feo y el hecho de que parece que estoy tratando de evitar el diseño del lenguaje para lograr mi objetivo me hace sentir que algo está mal. Soy bastante nuevo en ...
VHDL: rebote de botón dentro de una máquina de estado Mealy
Hola, estoy tratando de implementar una máquina harinosa usando VHDL, pero tendré que eliminar el botón presionando. Mi problema es que no estoy seguro de dónde debo implementar la eliminación de rebotes. Mi trabajo actual es así: process(clk) ...
Máquina de estado VHDL con varios retrasos: ¿el mejor enfoque?
Esta es una pregunta genérica que me ha molestado desde que pude entender los conceptos básicos de una máquina de estados finitos. Supongamos que tengo cuatro estados s0 - s3, donde el FSM se iniciará automáticamente en 's0' después de aplicar la ...
¿Cómo hacer una simple simulación Aldec Active-HDL con forma de onda usando secuencias de comandos Tcl?
Tener un banco de pruebas simple como: entity tb is end entity; architecture syn of tb is signal show : boolean; begin show <= TRUE after 10 ns; end architecture;ModelSim GUI permite la simulación y la visualización de formas de onda con un ...
Error de sintaxis de VHDL
En mi código, tengo las siguientes líneas: architecture Behavioral of L6 is begin with SEL select Z <= '1111110' when '0000', '00110000' when '0001', '1111011' when '1001';Hay un error de sintaxis "cerca de" (la primera línea con una comilla ...