Nunca he inicializado señales. De esa manera, cualquier señal que falte a un reinicio o asignación sería desconocida o inicializada. En algún código de referencia tienen inicialización. Esto derrota lo que deseo. Además, dado que la inicialización no es sintetizable, podría haber una falta de coincidencia de simulación / síntesis.

¿Hay alguna razón para inicializar señales en este caso?

EDIT 17/06/11: como @ Adam12 preguntó, esto es tanto para el almacenamiento (Verilog reg) como para los elementos combinatorios (cable).