Resultados de la búsqueda a petición "vhdl"
no declaraciones de funciones para el operador
Recibo este mensaje de error: testbench.vhd: 16: 22: no hay declaraciones de funciones para el operador "+" en esta línea: Z <= unsigned(X) + resize(unsigned(Y),X'length);con este código: library IEEE; use IEEE.std_logic_1164.all; use ...
firmado con std_logic_vector, resultados de corte
Necesito tomar el valor absoluto de un resultado y solo estoy interesado en los bits más significativos. Esto es lo que he hecho: data_ram_h <= std_logic_vector(abs(signed(resize(r4(calc_cnt - 2), data_ram_h'length) + r4(calc_cnt - 1) + ...
Máquina de estado VHDL con varios retrasos: ¿el mejor enfoque?
Esta es una pregunta genérica que me ha molestado desde que pude entender los conceptos básicos de una máquina de estados finitos. Supongamos que tengo cuatro estados s0 - s3, donde el FSM se iniciará automáticamente en 's0' después de aplicar la ...
¿El proceso en VHDL es reentrante?
¿Es posible dos o más ejecuciones secuenciales para un proceso en
Hacer una ALU de 4 bits a partir de varias ALU de 1 bit
Estoy tratando de combinar varias ALU de 1 bit en una ALU de 4 bits. Estoy confundido acerca de cómo hacer esto realmente en VHDL. Aquí está el código para la ALU de 1 bit que estoy usando: component alu1 -- define the 1 bit alu component ...
VHDL - FSM no se inicia (SOLO en simulación de temporización)
Estoy trabajando para mi tesis de maestría y soy bastante nuevo en VHDL, pero aún tengo que implementar algunas cosas complejas. Esta es una de las estructuras más fáciles que tuve que escribir, y todavía me encuentro con algunos problemas. Es ...
¿Cómo usar parámetros genéricos que dependen de otros parámetros genéricos para las entidades?
Estoy tratando de convertir un código de Verilog que produce un reloj más lento de un reloj más rápido para un módulo UART. El código original de verilog se basa en el módulo en fpga4fun.com, y este es mi intento de traducirlo para mi diseño ...
how para retrasar una señal durante varios ciclos en vhdl
¿Cómo retrasar la señal para un número determinado de ciclos en VHDL? El número de ciclos se da como genérico. Cualquier otra opción en lugar de process(CLK) is begin if rising_edge(CLK) then a_q <= a; a_q_q <= a_q; a_q_q_q <= a_q_q; -- etc ...
¿Es una mala práctica el uso de rising_edge en señales sin reloj? ¿Hay alternativas?
Estoy trabajando en un diseño VHDL y lo tengo funcionando, pero el código es bastante feo y el hecho de que parece que estoy tratando de evitar el diseño del lenguaje para lograr mi objetivo me hace sentir que algo está mal. Soy bastante nuevo en ...
VHDL: ¿Es posible definir un tipo genérico con registros?
stoy tratando de definir un tipo complejo (es decir, un tipo que consta de una parte real e imaginaria) y estoy tratando de encontrar una manera de hacerlo genérico. This my current static code: type complex_vector is record Re : signed(15 ...