Resultados de la búsqueda a petición "vhdl"
¿Cómo hacer una simple simulación Aldec Active-HDL con forma de onda usando secuencias de comandos Tcl?
Tener un banco de pruebas simple como: entity tb is end entity; architecture syn of tb is signal show : boolean; begin show <= TRUE after 10 ns; end architecture;ModelSim GUI permite la simulación y la visualización de formas de onda con un ...
¿Cómo usar parámetros genéricos que dependen de otros parámetros genéricos para las entidades?
Estoy tratando de convertir un código de Verilog que produce un reloj más lento de un reloj más rápido para un módulo UART. El código original de verilog se basa en el módulo en fpga4fun.com, y este es mi intento de traducirlo para mi diseño ...
VHDL: tabla de verdad en la biblioteca ieee std_logic
Investigué cómo IEEE define sus bibliotecas. Cuando abríbiblioteca stdlogic [https://standards.ieee.org/downloads/1076/1076.2-1996/std_logic_1164-body.vhdl] , Vi algunas tablas de verdad que se definen como constantes. No tengo idea de cómo ...
ACTIV HDL - VHDL- "La señal no se puede sintetizar, descripción síncrona incorrecta"
Tengo un error al sintetizar este código en Xillinx. Este error es: "La señal Z_1 no se puede sintetizar, descripción síncrona incorrecta" entity uk3 is port( rst : in BIT; C : in INTEGER; clk : in BIT; S : out INTEGER ); end uk3; --}} End of ...
¿El proceso en VHDL es reentrante?
¿Es posible dos o más ejecuciones secuenciales para un proceso en
Error al agregar std_logic_vector, s
Quiero tener un módulo simple que agregue dos std_logic_vectors. Sin embargo, cuando se usa el siguiente código con el operador +, no se sintetiza. library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_arith.all; entity add_module is ...
Leer una imagen a FPGA desde la PC y volver
Necesito leer una pequeña imagen (formato tif) de la PC al kit FPGA (ALTERA DE2-70) para procesarla, luego escribirla de nuevo en la PC. No tengo idea de cómo hacerlo en Verilog? ¿Se puede hacer en C? Si es así, ¿cómo puedo combinar mi código C ...