Resultados de la búsqueda a petición "vhdl"
no declaraciones de funciones para el operador
Recibo este mensaje de error: testbench.vhd: 16: 22: no hay declaraciones de funciones para el operador "+" en esta línea: Z <= unsigned(X) + resize(unsigned(Y),X'length);con este código: library IEEE; use IEEE.std_logic_1164.all; use ...
¿Es una mala práctica el uso de rising_edge en señales sin reloj? ¿Hay alternativas?
Estoy trabajando en un diseño VHDL y lo tengo funcionando, pero el código es bastante feo y el hecho de que parece que estoy tratando de evitar el diseño del lenguaje para lograr mi objetivo me hace sentir que algo está mal. Soy bastante nuevo en ...
VHDL entidad y diseño de arquitectura
Con Ada puedo dividir mis unidades modulares en especificación y cuerpo con archivos .ads y .adb. ¿Es posible separar la entidad y la arquitectura VHDL? Si es así, ¿hay una convención de nombres o un estilo recomendado para hacer esto? ¿Y se ...
VHDL: ¿Es posible definir un tipo genérico con registros?
stoy tratando de definir un tipo complejo (es decir, un tipo que consta de una parte real e imaginaria) y estoy tratando de encontrar una manera de hacerlo genérico. This my current static code: type complex_vector is record Re : signed(15 ...
VHDL STD_LOGIC_VECTOR Valores comodín
He estado tratando de escribir una máquina de estados finitos en código VHDL para un procesador simple de 16 bits que estoy implementando en una placa Altera DE1. En la máquina de estados finitos, tengo unaCASE instrucción que maneja ...
Cuando se debe insertar una señal en la lista de sensibilidad de un proceso
stoy confundido acerca de cuándo una señal declarada en una arquitectura debe insertarse en la lista de sensibilidad de un proceso. Existe una ley general que pueda seguirse en cualquier situació Tengo verdaderas dificultades para comprender ...
Error al agregar std_logic_vector, s
Quiero tener un módulo simple que agregue dos std_logic_vectors. Sin embargo, cuando se usa el siguiente código con el operador +, no se sintetiza. library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_arith.all; entity add_module is ...
VHDL: rebote de botón dentro de una máquina de estado Mealy
Hola, estoy tratando de implementar una máquina harinosa usando VHDL, pero tendré que eliminar el botón presionando. Mi problema es que no estoy seguro de dónde debo implementar la eliminación de rebotes. Mi trabajo actual es así: process(clk) ...
Leer una imagen a FPGA desde la PC y volver
Necesito leer una pequeña imagen (formato tif) de la PC al kit FPGA (ALTERA DE2-70) para procesarla, luego escribirla de nuevo en la PC. No tengo idea de cómo hacerlo en Verilog? ¿Se puede hacer en C? Si es así, ¿cómo puedo combinar mi código C ...
¿El proceso en VHDL es reentrante?
¿Es posible dos o más ejecuciones secuenciales para un proceso en