Resultados de la búsqueda a petición "fpga"

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¿Cómo se puede forzar al kernel de Linux a enumerar el bus PCI-e?

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Verilog, FPGA, uso de un registro unificado.

Tengo una pregunta sobre lo que me parece un comportamiento extraño de un controlador AGC / SPI en el que estoy trabajando. Se hace en Verilog, apuntando a u...

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Cómo verificar el rendimiento del tiempo en un programa C ++ en Zedboard

He implementado un código C ++ en un Zedboard. Se compila y se ejecuta perfectamente, pero ahora me gustaría comprobar el rendimiento para optimizar algunas funciones. He revisado algunos hilos aquí (Probar el rendimiento de una aplicación C ...

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Agregar biblioteca al proyecto VHDL

Estoy tratando de usar números de punto fijo en mi proyecto VHDL, pero sigo teniendo problemas para implementar la biblioteca (que se encuentra aquí http://www.eda-stds.org/fphdl/fixed_pkg_c.vhdl [http://www.eda-stds.org/fphdl/fixed_pkg_c.vhdl]) ...

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Pasar parámetros a los módulos Verilog

Estoy en el proceso de escribir algunos módulos Verilog para un diseño FPGA. Miré en internet para descubrir cómo mejor parametrizo mis módulos. Veo dos métodos diferentes que ocurren a menudo. Incluí un ejemplo a continuación de las dos ...

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Cómo inicializar contenidos de RAM de bloque inferido (BRAM) en Verilog

Tengo problemas para inicializar el contenido de un carnero inferido en Verilog. El código para el carnero es el siguiente: module ram( input clock, // System clock input we, // When high RAM sets data in input lines to given address input ...

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¿Usando una asignación continua en un procedimiento Verilog?

¿Es posible y / o útil utilizar una asignación continua en un procedimiento de Verilog? Por ejemplo, ¿habría alguna razón para poner unassign dentro de unalways ¿bloquear? Por ejemplo este código: always @(*) begin assign data_in = Data; ...

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¿Cómo generar un número pseudoaleatorio en FPGA?

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Cómo contar las teclas presionadas en la placa espartana FPGA

Estoy usando la placa FPGA Spartan 2 y quiero contar las teclas presionadas desde el teclado, este es mi código VHDL: library ieee ; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; use ...

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Error al agregar std_logic_vector, s

Quiero tener un módulo simple que agregue dos std_logic_vectors. Sin embargo, cuando se usa el siguiente código con el operador +, no se sintetiza. library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_arith.all; entity add_module is ...