¿Cómo generar un número pseudoaleatorio en FPGA?

Agregar biblioteca al proyecto VHDL

Estoy tratando de usar números de punto fijo en mi proyecto VHDL, pero sigo teniendo problemas para implementar la biblioteca (que se encuentra aquí http://www.eda-stds.org/fphdl/fixed_pkg_c.vhdl [http://www.eda-stds.org/fphdl/fixed_pkg_c.vhdl]) ...

Error al agregar std_logic_vector, s

Quiero tener un módulo simple que agregue dos std_logic_vectors. Sin embargo, cuando se usa el siguiente código con el operador +, no se sintetiza. library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_arith.all; entity add_module is ...

Cómo contar las teclas presionadas en la placa espartana FPGA

Estoy usando la placa FPGA Spartan 2 y quiero contar las teclas presionadas desde el teclado, este es mi código VHDL: library ieee ; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; use ...

Cómo verificar el rendimiento del tiempo en un programa C ++ en Zedboard

He implementado un código C ++ en un Zedboard. Se compila y se ejecuta perfectamente, pero ahora me gustaría comprobar el rendimiento para optimizar algunas funciones. He revisado algunos hilos aquí (Probar el rendimiento de una aplicación C ...

Cómo inicializar contenidos de RAM de bloque inferido (BRAM) en Verilog

Tengo problemas para inicializar el contenido de un carnero inferido en Verilog. El código para el carnero es el siguiente: module ram( input clock, // System clock input we, // When high RAM sets data in input lines to given address input ...

Leer una imagen a FPGA desde la PC y volver

Necesito leer una pequeña imagen (formato tif) de la PC al kit FPGA (ALTERA DE2-70) para procesarla, luego escribirla de nuevo en la PC. No tengo idea de cómo hacerlo en Verilog? ¿Se puede hacer en C? Si es así, ¿cómo puedo combinar mi código C ...

Multiplicación por suma de series de potencia con términos negativos

¿Cómo puedo calcular un multiplicando de coma flotante en Verilog? Hasta ahora, generalmente uso shift << 1024, luego el número de coma flotante se convierte en entero. Luego hago algunas operaciones, luego >> 1024 para obtener una fracción de ...

Verilog, FPGA, uso de un registro unificado.

Tengo una pregunta sobre lo que me parece un comportamiento extraño de un controlador AGC / SPI en el que estoy trabajando. Se hace en Verilog, apuntando a u...

Pasar parámetros a los módulos Verilog

Estoy en el proceso de escribir algunos módulos Verilog para un diseño FPGA. Miré en internet para descubrir cómo mejor parametrizo mis módulos. Veo dos métodos diferentes que ocurren a menudo. Incluí un ejemplo a continuación de las dos ...