¿Cómo leo una variable de entorno en Verilog / System Verilog?

¿Cómo leo una variable de entorno en Verilog? (Funcionando en un simulador VCS)Estoy tratando de lograr

¿La mejor manera de acceder a uvm_config_db desde el banco de pruebas?

Quiero crear un reloj en mi banco de pruebas de nivel superior, cuyo período se puede controlar desde la prueba. Lo que hice fue establecer el período en uvm...

¿Usando una asignación continua en un procedimiento Verilog?

¿Es posible y / o útil utilizar una asignación continua en un procedimiento de Verilog? Por ejemplo, ¿habría alguna razón para poner unassign dentro de unalways ¿bloquear? Por ejemplo este código: always @(*) begin assign data_in = Data; ...

Conexión de módulos jerárquicos: estructura vs interfaz en SystemVerilog

Eliminación de bits no utilizados: creación de matrices multidimensionales sintetizables de diferentes dimensiones

Esta es una pregunta de seguimiento de¿Cómo puedo crear iterativamente buses de tamaño parametrizado para conectar módulos también creados iterativamente?. L...

Parámetros del sistema Verilog en generar bloque

Indización no constante para una declaración lógica en systemverilog

Estoy tratando de crear un bucle for que asigne diferentes valores a una matriz lógica dada la iteración del bucle. Entonces, por ejemplo, digamos que estoy tratando de instanciar dos ladrillos diferentes, ambos con un ancho de 10 y una altura ...

Ancho de funciones independientes

¿Es posible escribir una función que pueda detectar el ancho de datos de entrada automáticamente? Por ejemplo, considere la siguiente función de paridad: function parity; input [31:0] data; parity = ^ data; endfunction Cuandoparity(data) se ...

Verilog: Cómo instanciar un módulo

Si tengo un módulo Verilog 'top' y un módulo 'verilog' subcomponent ', ¿cómo puedo crear una instancia de subcomponent en top?parte super...

el tamaño del puerto no coincide con el tamaño de la conexión

He escrito el codigoAlu.v