La advertencia de síntesis de VHDL FF / Latch tiene un valor constante de 0

Estoy probando un código que esencialmente implica usar un FPGA y leer valores de un sensor de temperatura.El código está abajo:

calcular (y validar) ethernet FCS (crc32) en vhdl

VHDL: use la longitud de un entero genérico para determinar el número de líneas seleccionadas

Estoy tratando de crear un cambiador de cañón reutilizable; toma una matriz de entrada de bits y los desplaza un cierto número de posiciones (determinado por...

Cómo representar un entero mayor que un entero

¿El proceso en VHDL es reentrante?

¿Es posible dos o más ejecuciones secuenciales para un proceso en

¿Cómo puedo leer datos binarios en VHDL / modelsim sin usar formatos binarios especiales?

clk'event vs rising_edge ()

Siempre había usado esto para detectar un flanco ascendente:

Síntesis de VHDL - FF / Latch Constant Value

Estoy tratando de sintetizar un módulo vhdl que he escrito.El código está abajo:

¿Cómo convertir 8 bits a 16 bits en VHDL?

Tengo una señal de entrada del convertidor ADC que es de 8 bits (

Asignación continua aparentemente no funciona

Estoy trabajando en un filtro FIR, específicamente la línea de retardo.