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Oct 27, 2011, 05:14 PM
 
delayvhdl

how para retrasar una señal durante varios ciclos en vhdl

¿Cómo retrasar la señal para un número determinado de ciclos en VHDL? El número de ciclos se da como genérico.

Cualquier otra opción en lugar de

process(CLK) is
begin
  if rising_edge(CLK) then
    a_q <= a;
    a_q_q <= a_q;
    a_q_q_q <= a_q_q;
    -- etc
  end if;
end process;

?

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