укажите контроллер (Cypress cy68013a), который обрабатывает все соединения со скоростью 36 МБ / с между ПК и ПЛИС по USB. и API (интерфейс прикладного программиста) в C, C ++, C #, Ruby, Python и Java. цена 200 $. --- --- odsa

ужно прочитать маленькое изображение (формат tif) с ПК в комплект FPGA (ALTERA DE2-70) для обработки, а затем записать его обратно на ПК. Понятия не имею, как это сделать в Verilog? Это может быть сделано в C? если так, как я могу объединить мой ...

@ user1155120 к счастью, в stackoverflow вы всегда можете опубликовать лучший ответ;)

ользую плату FPGA Spartan 2 и хочу подсчитать количество нажатий клавиш на клавиатуре. Это мой VHDL-код: library ieee ; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; use ieee.numeric_std.all; ENTITY ...

VHDL: таблица истинности в библиотеке ieee std_logic

Что означает 1-, 2- или 3-процессный процесс для FSM в VHDL?

Похоже, что существует довольно много споров о том, как кодировать конечные автоматы (FSM) в VHDL. Люди говорят об однопроцессных, двухпроцессорных или трехп...

Код ошибки VHDL 10500

Новичок в VHDL, и я пытаюсь сделать декодер от 6 до 64. У меня написан работающий декодер с 3 по 8, и мне нужно использовать его (точнее 9 из них), чтобы сде...

Умножение путем суммирования степенных рядов с отрицательными членами

Как вычислить мультипликатор с плавающей запятой в Verilog? До сих пор я обычно использую shift << 1024, затем число с плавающей точкой становится целы...

Ошибка синтаксиса VHDL

Как сделать простое моделирование Aldec Active-HDL с осциллограммой с использованием сценариев Tcl?

Наличие простого испытательного стенда, такого как:

Является ли использованиеising_edge для не-тактового сигнала плохой практикой? Есть ли альтернативы?

Я работаю над VHDL-дизайном, и он у меня работает, но код довольно уродливый, и тот факт, что мне кажется, что я пытаюсь обойти дизайн языка для достижения с...

Создание 16-битного ALU с использованием 1-битных ALU