Результаты поиска по запросу "verilog"
Передача параметров в модули Verilog
Я нахожусь в процессе написания некоторых модулей Verilog для дизайна FPGA. Я посмотрел в интернете, чтобы узнать, как лучше всего параметризовать свои модул...
В чем разница между Verilog! и ~?
В итоге получилось, что ошибка, которая не давала мне покоя несколько дней, была частью кода, которая должна была быть оценена как False, а оценка - True. Мой начальный код был примерно таким: if(~x && ~y) begin //do stuff endт.е. если x НЕ ...
и использовал схему, подобную пирамиде mipmap / image, чтобы убедиться, что число FLOP было низким
могу найти детали алгоритма для целостного распознавания слов? Мне нужно построить простую систему оптического распознавания текста на аппаратном уровне (собственно FPGA), а научные журналы кажутся такими абстрактными? Существуют ли какие-либо ...
Как «присвоить» значение для вывода reg в Verilog?
(вставьте действительно основной вопрос об отказе от ответственности здесь) Более конкретно, у меня есть следующая декларация: output reg icache_ram_rwИ в какой-то момент кода мне нужно поставить нулевое значение в этом регистре. Вот что я ...
В чем разница между Verilog! и ~?
В итоге получилось, что ошибка, которая не давала мне покоя несколько дней, была частью кода, которая должна была быть оценена как False, а оценка - True. Мо...
Verilog / VHDL - Как избежать сброса регистров данных в одном блоке всегда?
Мне нравится избегать сброса регистров данных, которые не нужно сбрасывать. Например, при потоковой передаче данных через этапы конвейера, если каждый этап имеет действительный бит, нет необходимости сбрасывать регистры данных. (Я считаю, что это ...
Арифметический сдвиг действует как логический сдвиг, независимо от подписанной переменной
У меня есть регистр, объявленный так: logic signed [15:0][2:0][15:0] registers;Когда я помещаю номер комплимента 2 в массив и арифметически смещаю число, вместо этого логично смещается: registers[0][0] = 16'b1000000000000000; registers[0][0] = ...
Как подключить два модуля в Verilog?
Я написал два модуля DLatch и RSLatch, и я хочу написать Verilog-код, чтобы объединить эти два.