Результаты поиска по запросу "verilog"

4 ответа

Как «присвоить» значение для вывода reg в Verilog?

(вставьте действительно основной вопрос об отказе от ответственности здесь)Более конкретно, у меня есть следующая декларация:

1 ответ

Передача параметров в модули Verilog

Я нахожусь в процессе написания некоторых модулей Verilog для дизайна FPGA. Я посмотрел в интернете, чтобы узнать, как лучше всего параметризовать свои модул...

2 ответа

Verilog баррель Shifter

Я хочу создать 64-битный бочкообразный механизм в verilog (поверните прямо сейчас). Я хочу знать, есть ли способ сделать это без написания заявления о 65 частях дела? Есть ли способ написать простой код, такой как: Y = {S[i - 1:0], S[63:i]};Я ...

ТОП публикаций

3 ответа

Условная реализация модуля verilog

2 ответа

verilog количество единиц в массиве

2 ответа

Что означают фигурные скобки в Verilog?

1 ответ

что означает 3'bzzz в verilog?

У меня есть следующий код, но я не знаю, что

3 ответа

Как прочитать переменную среды в Verilog / System Verilog?

Как мне прочитать переменную окружения в Verilog? (Работает на симуляторе VCS) Я пытаюсь сделать File=$fopen("$PATH/FileName","r");$ PATH - это переменная окружения.

3 ответа

VHDL / Verilog связанные форумы программирования? [закрыто]

1 ответ

Как передать структуру массива между двумя модулями verilog

Я пытаюсь передать структуру массива как reg [0:31] инструкция [0:31] между двумя модулями. Я закодировал это следующим образом: Модуль № 1: module module1(instructionmem); output reg [0:31]instructionmem[0:31]; ------------------ ----lines of ...