Как «присвоить» значение для вывода reg в Verilog?
(вставьте действительно основной вопрос об отказе от ответственности здесь)
Более конкретно, у меня есть следующая декларация:
output reg icache_ram_rw
И в какой-то момент кода мне нужно поставить нулевое значение в этом регистре. Вот что я попробовал и результаты:
assign icache_ram_rw = 1'b0;
( declarative lvalue or port sink reg icache_ram_rw must be a wire )
icache_ram_rw <= 1'b0;
( instance gate/name for type "icache_ram_rw" expected - <= read )
Как мне все-таки это сделать ?!