Результаты поиска по запросу "system-verilog"

Устранение неиспользуемых битов: создание синтезируемых многомерных массивов с различными измерениями

Это дополнительный вопрос отКак я могу итеративно создавать шины параметризованного размера для соединения итеративно созданных модулей?, Ответ слишком сложе...

verilog

3 ответа

Как определить параметризованный мультиплексор с помощью SystemVerilog

Я пытаюсь создать модуль, который переключает х входных пакетов данных в один выходной пакет в соответствии с одним горячим входом. Если бы х было фиксированным значением 4, я бы просто создал оператор case, case (onehot) 4'b0001 : o_data = ...

mips cpu verilog

1 ответ

размер порта не соответствует размеру соединения

ТОП публикаций

Test Test Test Test Test Test

21 Startup Ideas to Start Profitable Business in 2020

How To Build E-Learning Platform From Scratch: The Complex Guide From Idea to MVP

How to Raise Your Own SaaS Product off the Ground and Avoid Common Pitfalls

uvm

2 ответа

Использование burst_read / write с моделью регистра

rtl verilog vlsi

2 ответа

Как использовать стробирование часов в RTL?

verilog

2 ответа

(Позднее редактирование: упс, исправлена ошибка, связанная с отключением!)

лизую настраиваемый DPRAM, где RAM DEPTH является параметром. Как определить АДРЕС ШИРИНЫ из ГЛУБИНЫ ОЗУ? Я знаю отношение RAM DEPTH = 2 ^ (АДРЕС ШИРИНЫ) т.е. АДРЕСНАЯ ШИРИНА = log (base 2) RAM DEPTH. Как реализовать функцию log (base 2) в ...

verilog uvm

2 ответа

Лучший способ получить доступ к uvm_config_db из тестового стенда?

verilog mips cpu

1 ответ

размер порта не соответствует размеру соединения

Я должен написать код Alu.v module ALU( src1_i, src2_i, src3_i, src4_i, ctrl_i, result_o, zero_o ); //I/O ports input [32-1:0] src1_i; input [32-1:0] src2_i; input [4-1:0] src3_i;//shmat is 5 bits instruction[10:6] input [15-1:0] src4_i;//ori ...

parameters

3 ответа