Результаты поиска по запросу "system-verilog"

2 ответа

Лучший способ получить доступ к uvm_config_db из тестового стенда?

3 ответа

Параметры системы Verilog в блоке генерации

3 ответа

Как прочитать переменную среды в Verilog / System Verilog?

Как мне прочитать переменную окружения в Verilog? (Работает на симуляторе VCS) Я пытаюсь сделать File=$fopen("$PATH/FileName","r");$ PATH - это переменная окружения.

ТОП публикаций

2 ответа

Verilog: как создать экземпляр модуля

Если у меня есть модуль Verilog "top" и модуль Verilog "subcomponent", как мне создать экземпляр subcomponent в верхней части? Вверх: module top( input clk, input rst_n, input enable, input [9:0] data_rx_1, input [9:0] data_rx_2, output [9:0] ...

1 ответ

Регулярное выражение в SV или UVM

Какие функции мне нужно вызвать, чтобы использовать регулярные выражения в Systemverilog / UVM?Примечание: я не спрашиваю, как использовать регулярные выраже...

2 ответа

Verilog несколько драйверов

Я пытаюсь создать счетчик BCD с помощью Verilog, который будет подключен к 7-сегментному декодеру.После того, как я его синтезирую, произошла ошибка:

2 ответа

Последовательное тестирование и утверждение с помощью System-Verilog

1 ответ

Непостоянная индексация для логического утверждения в системверилоге

Я пытаюсь создать цикл for, который присваивает различные значения логическому массиву с учетом итерации цикла.Например, предположим, я пытаюсь создать два р...

3 ответа

Как эмулировать отображение $ с помощью Verilog Macros?

Я хочу создать макрос с несколькими параметрами, как $ display. Мой код выглядит так, но он не работает. `define format_macro(A) \ $write("%s", $sformatf(A)); \Вот как я назвал format_macro. `format_macro("variable = %d", variable)Как я могу ...

1 ответ

Как встроить интерпретатор Systemverilog с помощью DPI-C?