Результаты поиска по запросу "system-verilog"

3 ответа

Как эмулировать отображение $ с помощью Verilog Macros?

Я хочу создать макрос с несколькими параметрами, как $ display. Мой код выглядит так, но он не работает. `define format_macro(A) \ $write("%s", $sformatf(A)); \Вот как я назвал format_macro. `format_macro("variable = %d", variable)Как я могу ...

1 ответ

Передаются ли массивы SystemVerilog по значению или по ссылке?

По умолчанию SystemVerilog передает массивы по значению или по ссылке?Например:

2 ответа

Что такое `+:` и `-:`?

Я недавно видел этот оператор в коде verilog / systemverilog. logic [15:0] down_vect; logic [0:15] up_vect; down_vect[lsb_base_expr +: width_expr] up_vect [msb_base_expr +: width_expr] down_vect[msb_base_expr -: width_expr] up_vect ...

ТОП публикаций

1 ответ

Арифметический сдвиг действует как логический сдвиг, независимо от подписанной переменной

у нас есть регистр, объявленный так:

2 ответа

Лучший способ получить доступ к uvm_config_db из тестового стенда?

Я хочу создать часы в своем тестовом стенде высшего уровня, период которого можно контролировать из теста. Я установил период в uvm_config_db и вернул его в тестовую среду. Мне пришлось поставить # 1, чтобы убедиться, что фаза сборки завершена, ...

5 ответов

, он должен быть использован как полный

на некоторый код, который я поддерживаю в System Verilog, я вижу некоторые сигналы, которые определены следующим образом: node [range_hi:range_lo]x;и другие, которые определены так: node y[range_hi:range_lo];Я это понимаюx определяется как ...

6 ответов

http://www.sunburst-design.com/papers/CummingsSNUG2000SJ_NBA_rev1_2.pdf

ного озадачен тем, как блокирующие и неблокирующие назначения интерпретируются, когда дело доходит до рисования аппаратной диаграммы. Должны ли мы сделать вывод, что неблокирующее назначение дает нам регистр? Тогда согласно этому утверждениюc <= ...

1 ответ

Использование непрерывного назначения в процедуре Verilog?

Возможно ли и / или полезно ли когда-либо использовать непрерывное назначение в процедуре Verilog? Например, будет ли когда-либо

3 ответа

Как прочитать переменную среды в Verilog / System Verilog?

Как мне прочитать переменную окружения в Verilog? (Работает на симуляторе VCS) Я пытаюсь сделать File=$fopen("$PATH/FileName","r");$ PATH - это переменная окружения.

3 ответа

Как определить параметризованный мультиплексор с помощью SystemVerilog

Я пытаюсь создать модуль, который переключает х входных пакетов данных в один выходной пакет в соответствии с одним горячим входом.Если бы х было фиксированн...