Verilog, FPGA, wykorzystanie rejestru jednostkowego

Mam pytanie dotyczące tego, co wydaje mi się dziwne zachowanie kontrolera AGC / SPI, nad którym pracuję. Zostało to zrobione w Verilog, a jego celem jest FPG...

Co to jest `+:` i `-:`?

Operator „<<” w Verilog

Mam kod Verilog, w którym znajduje się wiersz w następujący sposób:

Jaka jest różnica między Verilog! i ~?

Skończyło się więc na tym, że błąd, który utrzymywał mnie przez kilka dni, był sekcją kodu, która powinna zostać oceniona na False, która ma wartość True. Mó...

Verilog: Jak utworzyć instancję modułu

Jeśli mam moduł „górny” modułu Verilog i „podskładnik” modułu Verilog, w jaki sposób mogę utworzyć instancję podkomponentu na górze?Top:

Jak zaimplementować (pseudo) sprzętowy generator liczb losowych

Jak zaimplementować sprzętowy generator liczb losowych w HDL (verilog)?Jakie opcje należy rozważyć?To pytanie jest następującesamodzielna odpowiedź format. Z...

Jak „przypisać” wartość do rejestru wyjściowego w Verilog?

Czy ktoś może mi pomóc utworzyć testbench Verilog?

Czy ktoś może mi pomóc napisać stanowisko testowe lub tylko kod wejściowy dla mojego następującego kodu. Ponieważ nie mam pojęcia, jak napisać stanowisko tes...

Jak mogę odczytać zmienną środowiskową w Verilog / System Verilog?

Jak mogę odczytać zmienną środowiskową w Verilog? (Działa na symulatorze VCS)Próbuję osiągnąć

Dołącz moduł w Verilog

Chcę dołączyć moduł verilog do innego pliku. W jaki sposób mogę dołączyć go do kodu i jak skompilować kod tak, aby zawierał plik nagłówkowy? Czy to jest jak w?