Wyniki wyszukiwania dla "verilog"

3 odpowiedź

Operator „<<” w Verilog

Mam kod Verilog, w którym znajduje się wiersz w następujący sposób:

2 odpowiedź

Verilog, FPGA, wykorzystanie rejestru jednostkowego

Mam pytanie dotyczące tego, co wydaje mi się dziwne zachowanie kontrolera AGC / SPI, nad którym pracuję. Zostało to zrobione w Verilog, a jego celem jest FPG...

2 odpowiedź

Najlepszy sposób na dostęp do uvm_config_db z testbench?

Chcę utworzyć zegar w moim testbench najwyższego poziomu, którego okres można kontrolować za pomocą testu. To, co zrobiłem, to ustawienie okresu na uvm_confi...

1 odpowiedź

Po czym zawsze następuje # (…) funt w Verilog?

Próbuję nauczyć się Veriloga, aw prostym przykładzie generatora zegara widzę następujący kod:

1 odpowiedź

Dołącz moduł w Verilog

Chcę dołączyć moduł verilog do innego pliku. W jaki sposób mogę dołączyć go do kodu i jak skompilować kod tak, aby zawierał plik nagłówkowy? Czy to jest jak w?

3 odpowiedź

Warunkowa instancja modułu verilog

Czy możliwe jest warunkowe utworzenie modułu w wersji verliog?przykład:

5 odpowiedzi

Potwierdź stwierdzenie w Verilog

2 odpowiedź

Co to jest `+:` i `-:`?

3 odpowiedź

Jak zaimplementować (pseudo) sprzętowy generator liczb losowych

Jak zaimplementować sprzętowy generator liczb losowych w HDL (verilog)?Jakie opcje należy rozważyć?To pytanie jest następującesamodzielna odpowiedź format. Z...

1 odpowiedź

Wykorzystanie drutu wewnątrz bloku zawsze?