Если у меня есть модуль VerilogТоп' и модуль Verilog 'субкомпонент» как создать экземпляр подкомпонента сверху?

Топ:

module top(
   input        clk,
   input        rst_n,
   input        enable,
   input  [9:0] data_rx_1,
   input  [9:0] data_rx_2,
   output [9:0] data_tx_2
);

субкомпонент:

module subcomponent(
   input        clk,
   input        rst_n,
   input  [9:0] data_rx,
   output [9:0] data_tx
);

Заметка

Это было написано как общий вопрос, который возникает время от времени, он следует засамостоятельно ответ формат. Дополнение ответы и обновления приветствуются.