укажите контроллер (Cypress cy68013a), который обрабатывает все соединения со скоростью 36 МБ / с между ПК и ПЛИС по USB. и API (интерфейс прикладного программиста) в C, C ++, C #, Ruby, Python и Java. цена 200 $. --- --- odsa

ужно прочитать маленькое изображение (формат tif) с ПК в комплект FPGA (ALTERA DE2-70) для обработки, а затем записать его обратно на ПК. Понятия не имею, как это сделать в Verilog? Это может быть сделано в C? если так, как я могу объединить мой ...

 и использовал схему, подобную пирамиде mipmap / image, чтобы убедиться, что число FLOP было низким

могу найти детали алгоритма для целостного распознавания слов? Мне нужно построить простую систему оптического распознавания текста на аппаратном уровне (собственно FPGA), а научные журналы кажутся такими абстрактными? Существуют ли какие-либо ...

Арифметический сдвиг действует как логический сдвиг, независимо от подписанной переменной

у нас есть регистр, объявленный так:

Что всегда следует за символом # (…) в Verilog?

Я пытаюсь изучить Verilog, и в простом примере генератора часов я вижу следующий код:

Как передать структуру массива между двумя модулями verilog

Я пытаюсь передать структуру массива как reg [0:31] инструкция [0:31] между двумя модулями.Я закодировал это следующим образом:Модуль № 1:

Детали реализации аппаратного делителя с плавающей запятой

Включить модуль в Verilog

Я хочу включить модуль Verilog в другой файл. Как включить его в код и как скомпилировать код для включения файла заголовка? Это как в с?

размер порта не соответствует размеру соединения

Устранение неиспользуемых битов: создание синтезируемых многомерных массивов с различными измерениями

Это дополнительный вопрос отКак я могу итеративно создавать шины параметризованного размера для соединения итеративно созданных модулей?, Ответ слишком сложе...

Состояния на этом компьютере FSM изменяются слишком быстро из-за проблемы с обновлением текущего состояния часов.