Suchergebnisse für Anfrage "vhdl"
Ist die Verwendung von rising_edge bei Nicht-Taktsignalen eine schlechte Praxis? Gibt es Alternativen?
Ich arbeite an einem VHDL-Design und habe es in der Hand, aber der Code ist ziemlich hässlich und die Tatsache, dass ich anscheinend versuche, das Design der Sprache zu umgehen, um mein Ziel zu erreichen, lässt mich das Gefühl haben, dass etwas ...
VHDL: Schaltfläche entprellen in einem Mealy State Machine
Hi Ich versuche, eine mehlige Maschine mit VHDL zu implementieren, aber ich muss den Tastendruck entprellen. Mein Problem ist, dass ich nicht sicher bin, wo ich das Entprellen implementieren soll. Meine aktuelle Arbeit sieht so aus: process(clk) ...
VHDL-Zustandsmaschine mit mehreren Verzögerungen - bester Ansatz?
Dies ist eine allgemeine Frage, die mich abgehört hat, seit ich die Grundlagen einer endlichen Zustandsmaschine verstehen konnte. Angenommen, ich habe vier Zustände s0 - s3, in denen das FSM nach dem Anlegen der Spannung automatisch bei 's0' ...
Wie mache ich eine einfache Aldec Active-HDL-Simulation mit Wellenform mithilfe von Tcl-Skripten?
Mit einem einfachen Prüfstand wie: entity tb is end entity; architecture syn of tb is signal show : boolean; begin show <= TRUE after 10 ns; end architecture;ModelSim GUI ermöglicht die Simulation und Anzeige von Wellenformen mit einem ...
VHDL Syntaxfehler
n meinem Code habe ich die folgenden Zeilen: architecture Behavioral of L6 is begin with SEL select Z <= '1111110' when '0000', '00110000' when '0001', '1111011' when '1001'; Es gibt einen Syntaxfehler "in der Nähe von" (die erste Zeile mit ...
Array von std_logic_vector als Porttyp verwenden, wobei beide Bereiche ein generisches @ verwend
Ist es möglich, eine Entität mit einem Port zu erstellen, der ein Array von std_logic_vectors ist, wobei sowohl die Größe des Arrays als auch der std_logic_vector von generics stammen? Dh Ist es möglich, z. ein Bus-Multiplexer mit ...
signed to std_logic_vector, slice results
Ich muss den absoluten Wert eines Ergebnisses nehmen und interessiere mich nur für die höchstwertigen Bits. Das habe ich getan: data_ram_h <= std_logic_vector(abs(signed(resize(r4(calc_cnt - 2), data_ram_h'length) + r4(calc_cnt - 1) + ...
Multiplikation durch Potenzreihensummierung mit negativen Termen
Wie kann ich in Verilog einen Gleitkomma-Multiplikanden berechnen? Bisher benutze ich normalerweise shift << 1024, dann wird die Gleitkommazahl zur Ganzzahl. Dann führe ich einige Operationen durch und dann >> 1024, um wieder einen Bruch zu ...
Erstellen eines generischen Arrays, dessen Elemente in VHDL eine zunehmende Breite haben
Ist es möglich, ein Array zu erstellen, dessen Elemente eine zunehmende Breite haben? Angenommen, X ist ein Array mit 10 Elementen. X (0) ist std_logic_vector (3 nach unten auf 0) X (1) ist std_logic_vector (4 nach unten auf 0) ... X (9) ist ...
VHDL - FSM startet nicht (NUR in der Timingsimulation)
Ich arbeite für meine Masterarbeit und bin ziemlich neu in VHDL, aber ich muss noch einige komplexe Dinge implementieren. Dies ist eine der einfachsten Strukturen, die ich schreiben musste, und trotzdem stoße ich auf einige Probleme. Es ist ...