Resultados de la búsqueda a petición "fsm"
¿Por qué es {a ^ n a ^ n | n> = 0} regular?
Entiendo la razón y la prueba de por qué{a^n b^n | n >= 0} NO es regular.¿Por qué es {a ^ nb ^ n | n> = 0} no es regular? [https://stackoverflow.com/questions/2309752/why-is-anbn-n-0-not-regular] La solución de uno de mis ejercicios es:{a^n a^n ...
Máquina de estado basada en enumeración Java (FSM): paso de eventos
Estoy usando varias máquinas de estado basadas en enumeraciones en mi aplicación de Android. Si bien estos funcionan muy bien, lo que estoy buscando es una sugerencia sobre cómo recibir eventos con elegancia, generalmente de devoluciones de ...
VHDL - FSM no se inicia (SOLO en simulación de temporización)
Estoy trabajando para mi tesis de maestría y soy bastante nuevo en VHDL, pero aún tengo que implementar algunas cosas complejas. Esta es una de las estructuras más fáciles que tuve que escribir, y todavía me encuentro con algunos problemas. Es ...
VHDL: rebote de botón dentro de una máquina de estado Mealy
Hola, estoy tratando de implementar una máquina harinosa usando VHDL, pero tendré que eliminar el botón presionando. Mi problema es que no estoy seguro de dónde debo implementar la eliminación de rebotes. Mi trabajo actual es así: process(clk) ...
Convertir la expresión regular a máquina de estados finitos
¿Tendrías una pista sobre el algoritmo para convertir cualquier expresión regular en una máquina de estados finitos? Por ejemplo, ¿un algoritmo que analiza u...
¿Por qué es {a ^ nb ^ n | n> = 0} no es regular?
En un curso de CS que estoy tomando hay un ejemplo de un lenguaje que no es regular: {a^nb^n | n >= 0}Puedo entender que no es regular ya que no se puede escribir un autómata / máquina de estado finito que valide y acepte esta entrada ya ...
Verilog, FPGA, uso de un registro unificado.
Tengo una pregunta sobre lo que me parece un comportamiento extraño de un controlador AGC / SPI en el que estoy trabajando. Se hace en Verilog, apuntando a u...
RE -> generador FSM? [cerrado]
Dada una expresión regular, estoy buscando un paquete que genere dinámicamente el código para una máquina de estados finitos que implemente el RE. C / C ++ y Python prefieren, pero otros lenguajes también son de interés.