Resultados da pesquisa a pedido "fpga"
Como inicializar o conteúdo da RAM RAM inferida (BRAM) no Verilog
Estou tendo problemas para inicializar o conteúdo de um carneiro inferido no Verilog. O código para a ram é o seguinte: module ram( input clock, // System clock input we, // When high RAM sets data in input lines to given address input [13:0] ...
Como verificar o desempenho do tempo em um programa C ++ no Zedboard
Eu implementei um código C ++ em um Zedboard. Compila e roda perfeitamente, mas agora gostaria de verificar as performances para otimizar algumas funções. Eu verifiquei alguns tópicos aqui (Testando o desempenho de um aplicativo C ...
Como contar teclas pressionadas no quadro espartano FPGA
Estou usando a placa FPGA Spartan 2 e quero contar as teclas pressionadas no teclado. Este é o meu código VHDL: library ieee ; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; use ieee.numeric_std.all; ...
Lendo uma imagem para FPGA do PC e do Back
Preciso ler uma imagem pequena (formato tif) do kit PC para FPGA (ALTERA DE2-70) para processamento e depois gravá-la no PC. Não faço ideia de como fazer isso no Verilog? Isso pode ser feito em C? Nesse caso, como posso combinar meu código C / ...
Verilog, FPGA, uso de um registro unitializado
Eu tenho uma pergunta sobre o que me parece estranho comportamento de um controlador AGC / SPI estou trabalhando. É feito em Verilog, visando um FPGA Xilinx ...
Como gerar um número pseudo-aleatório no FPGA?
Como gerar um número pseudo-aleatório no FPGA?
Multiplicação pelo somatório de séries de potência com termos negativos
Como posso calcular um multiplicando de ponto flutuante no Verilog? Até agora, eu costumo usar shift << 1024, e o número do ponto flutuante passa a inteiro. Depois, faço algumas operações e, em seguida, >> 1024 para obter uma ...
Usando uma atribuição contínua em um procedimento Verilog?
É possível e / ou útil usar uma atribuição contínua em um procedimento Verilog? Por exemplo, haveria alguma razão para colocar umassign dentro de umalways quadra? Por exemplo, este código: always @(*) begin assign data_in = Data; endAlém disso, ...
Erro ao adicionar std_logic_vector, s
Eu quero ter um módulo simples que adicione dois std_logic_vectors. No entanto, ao usar o código abaixo com o operador +, ele não sintetiza. library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_arith.all; entity add_module is port( ...
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