Resultados da pesquisa a pedido "system-verilog"
Regex em SV ou UVM
Quais funções eu preciso chamar para usar expressões regulares no Systemverilog / UVM? Nota: Não estou perguntando como usar expressões regulares, apenas nomes de métodos.
Fóruns de programação relacionados ao VHDL / Verilog? [fechadas]
O design de hardware com VHDL ou Verilog é mais parecido com a programação atualmente. No entanto, vejo que os membros do SO não estão falando tão ativamente sobre a programação VHDL / Verilog. Existe algum fórum relacionado ao design de ...
Vários drivers Verilog
Estou tentando fazer o BCD Counter usando o Verilog que será conectado ao decodificador de 7 segmentos.Depois que eu sintetizo, o erro ocorreu assim:
Usando uma atribuição contínua em um procedimento Verilog?
É possível e / ou útil usar uma atribuição contínua em um procedimento Verilog? Por exemplo, haveria alguma razão para colocar umassign dentro de umalways quadra? Por exemplo, este código: always @(*) begin assign data_in = Data; endAlém disso, ...
o tamanho da porta não corresponde ao tamanho da conexão
Eu escrevi o códigoAlu.v
Como usar o clock gating em RTL?
Estou relógio bloqueando algunsrobustoe lógica no meu design. Não tenho muita experiência em síntese, lugar e rota. Qual é a maneira correta de implementar o clock gating em RTL? Exemplo 1: always_comb begin gated_clk = clk & latch_update_en; ...
Indexação não constante para uma instrução lógica no systemverilog
Estou tentando criar um loop for que atribui valores diferentes a uma matriz lógica, dada a iteração do loop. Então, por exemplo, digamos que estou tentando instanciar dois tijolos diferentes, ambos com largura de 10 e altura de 5. Digamos ...