Lendo uma imagem para FPGA do PC e do Back

Preciso ler uma imagem pequena (formato tif) do kit PC para FPGA (ALTERA DE2-70) para processamento e depois gravá-la no PC. Não faço ideia de como fazer isso no Verilog? Isso pode ser feito em C? Nesse caso, como posso combinar meu código C / ...

Adicionando biblioteca ao projeto VHDL

Estou tentando usar números de pontos fixos no meu projeto VHDL, mas continuo tendo problemas para implementar a biblioteca (encontrada aqui http://www.eda-stds.org/fphdl/fixed_pkg_c.vhdl [http://www.eda-stds.org/fphdl/fixed_pkg_c.vhdl]) O erro ...

Como o kernel Linux pode ser forçado a enumerar o barramento PCI-e?

Multiplicação pelo somatório de séries de potência com termos negativos

Como posso calcular um multiplicando de ponto flutuante no Verilog? Até agora, eu costumo usar shift << 1024, e o número do ponto flutuante passa a inteiro. Depois, faço algumas operações e, em seguida, >> 1024 para obter uma ...

Como contar teclas pressionadas no quadro espartano FPGA

Estou usando a placa FPGA Spartan 2 e quero contar as teclas pressionadas no teclado. Este é o meu código VHDL: library ieee ; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; use ieee.numeric_std.all; ...

Erro ao adicionar std_logic_vector, s

Eu quero ter um módulo simples que adicione dois std_logic_vectors. No entanto, ao usar o código abaixo com o operador +, ele não sintetiza. library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_arith.all; entity add_module is port( ...

Verilog, FPGA, uso de um registro unitializado

Eu tenho uma pergunta sobre o que me parece estranho comportamento de um controlador AGC / SPI estou trabalhando. É feito em Verilog, visando um FPGA Xilinx ...

Como inicializar o conteúdo da RAM RAM inferida (BRAM) no Verilog

Estou tendo problemas para inicializar o conteúdo de um carneiro inferido no Verilog. O código para a ram é o seguinte: module ram( input clock, // System clock input we, // When high RAM sets data in input lines to given address input [13:0] ...

Como gerar um número pseudo-aleatório no FPGA?

Como gerar um número pseudo-aleatório no FPGA?

Passando parâmetros para os módulos Verilog

Estou escrevendo alguns módulos da Verilog para um projeto FPGA. Olhei em volta da internet para descobrir como eu melhor parametrize meus módulos. Eu vejo dois métodos diferentes ocorrendo frequentemente. Incluí um exemplo abaixo das ...