Resultados da pesquisa a pedido "xilinx"
Síntese de VHDL - Valor constante de FF / Latch
Eu estou tentando sintetizar um módulo vhdl que escrevi.O código está abaixo:
Na impressão do verilog, o valor inteiro assinado é armazenado em uma variável do tipo reg
Como imprimir um valor inteiro assinado armazenado em um registro de 8 bits declarado como reg [7: 0] acc; Usando $ display ("acc:% d", acc) Imprime o valor não assinad ual a sintaxe correta para a função $ displa
Como inicializar o conteúdo da RAM RAM inferida (BRAM) no Verilog
Estou tendo problemas para inicializar o conteúdo de um carneiro inferido no Verilog. O código para a ram é o seguinte: module ram( input clock, // System clock input we, // When high RAM sets data in input lines to given address input [13:0] ...
Verilog, FPGA, uso de um registro unitializado
Eu tenho uma pergunta sobre o que me parece estranho comportamento de um controlador AGC / SPI estou trabalhando. É feito em Verilog, visando um FPGA Xilinx ...
Como verificar o desempenho do tempo em um programa C ++ no Zedboard
Eu implementei um código C ++ em um Zedboard. Compila e roda perfeitamente, mas agora gostaria de verificar as performances para otimizar algumas funções. Eu verifiquei alguns tópicos aqui (Testando o desempenho de um aplicativo C ...
Vários drivers Verilog
Estou tentando fazer o BCD Counter usando o Verilog que será conectado ao decodificador de 7 segmentos.Depois que eu sintetizo, o erro ocorreu assim: