Возможно ли и / или полезно ли когда-либо использовать непрерывное назначение в процедуре Verilog? Например, будет ли когда-либоassign внутриalways блок?

Например этот код:

always @(*) 
begin 
  assign data_in = Data;
end

Кроме того, было бы возможно генерировать последовательную логику с таким подходом?

always @(posedge clk) 
begin 
  assign data_in = Data;
end