Результаты поиска по запросу "hdl"
verilog количество единиц в массиве
Я пытаюсь узнать количество единиц в 4-битном двоичном числе в Verilog, но ничего не происходит. Я пробовал несколько подходов, это тот, который я думаю, должен работать, но это не так. module ones(one,in); input [3:0]in; output [1:0]one; assign ...
Verilog подписал против неподписанных образцов и первым
Предполагая, что у меня есть регистр
Условная реализация модуля verilog
Можно ли создать экземпляр модуля условно в verliog? пример : if (en==1) then module1 instantiation else module2 instantiation
Как реализовать (псевдо) аппаратный генератор случайных чисел
Как вы реализуете аппаратный генератор случайных чисел в HDL (verilog)? Какие варианты нужно рассмотреть? Этот вопрос следует засамостоятельно ответ [https://stackoverflow.com/help/self-answer]формат. Дополнение ответы и обновления приветствуются.
Массив параметров в Verilog
Можно ли создать массив параметров в Verilog? Например, что-нибудь вроде следующего:
Как реализовать (псевдо) аппаратный генератор случайных чисел
Как вы реализуете аппаратный генератор случайных чисел в HDL (verilog)?Какие варианты нужно рассмотреть?Этот вопрос следует засамостоятельно ответ формат. До...
X - неизвестное состояние ... что такое состояние сброса триггера при включении питания? X. Это может быть 0 или 1 в реальности. Z является неизвестным напряжением / плавающим состоянием, как то, что вы получаете, когда к сети не подключены какие-либо выходы.
разница между: if (dataoutput[7:0] == 8'bx) beginа также if (dataoutput[7:0] === 8'bx) beginПосле выполненияdataoutput = 52'bxвторой дает 1, а первый дает 0. Почему? (0 или 1 - результат сравнения.)
укажите контроллер (Cypress cy68013a), который обрабатывает все соединения со скоростью 36 МБ / с между ПК и ПЛИС по USB. и API (интерфейс прикладного программиста) в C, C ++, C #, Ruby, Python и Java. цена 200 $. --- --- odsa
ужно прочитать маленькое изображение (формат tif) с ПК в комплект FPGA (ALTERA DE2-70) для обработки, а затем записать его обратно на ПК. Понятия не имею, как это сделать в Verilog? Это может быть сделано в C? если так, как я могу объединить мой ...
В чем разница между рег и провод в модуле Verilog
В чем разница между рег и проводом? Когда мы должны использовать reg и когда мы должны использовать провод в модуле verilog. Я также иногда замечал, что выво...
Страница 1 из 2