Результаты поиска по запросу "hdl"
В чем разница между рег и провод в модуле Verilog
В чем разница между рег и проводом? Когда мы должны использовать reg и когда мы должны использовать провод в модуле verilog. Я также иногда замечал, что выво...
Verilog подписал против неподписанных образцов и первым
Предполагая, что у меня есть регистр
Массив параметров в Verilog
Можно ли создать массив параметров в Verilog? Например, что-нибудь вроде следующего:
verilog количество единиц в массиве
Я пытаюсь узнать количество единиц в 4-битном двоичном числе в Verilog, но ничего не происходит. Я пробовал несколько подходов, это тот, который я думаю, должен работать, но это не так. module ones(one,in); input [3:0]in; output [1:0]one; assign ...
Условная реализация модуля verilog
Можно ли создать экземпляр модуля условно в verliog? пример : if (en==1) then module1 instantiation else module2 instantiation
Как реализовать (псевдо) аппаратный генератор случайных чисел
Как вы реализуете аппаратный генератор случайных чисел в HDL (verilog)? Какие варианты нужно рассмотреть? Этот вопрос следует засамостоятельно ответ [https://stackoverflow.com/help/self-answer]формат. Дополнение ответы и обновления приветствуются.
Как реализовать (псевдо) аппаратный генератор случайных чисел
Как вы реализуете аппаратный генератор случайных чисел в HDL (verilog)?Какие варианты нужно рассмотреть?Этот вопрос следует засамостоятельно ответ формат. До...
Страница 1 из 2