May 07, 2014, 04:21 AM

Массив параметров в Verilog

Можно ли создать массив параметров в Verilog? Например, что-нибудь вроде следующего:

parameter[TOTAL-1 : 0] PARAM_ARRAY = {1, 0, 0, 2}

Если это невозможно, каким может быть альтернативное решение?

заранее спасибо

Ответы на вопрос(2)

Популярные вопросы

0 ответов

Белый список и подкаталоги в Git

0 ответов

как сделать этот код коротким для обоих событий

0 ответов

Безопасно ли читать после конца массива?

0 ответов

Перевернутый рисунок NSString в CGContext

0 ответов

Как я могу преобразовать базу данных MySQL в SQLite в PHP?