Wyniki wyszukiwania dla "system-verilog"
Jak przekazać wartość zmiennej do makra w SystemVerilog?
Myślę, że pytanie podsumowuje całkiem dobrze, co chcę: przekazanie wartości zmiennej do makra w SystemVerilog.Na przykład, co chcę: powiedzmy, że są 4 sygnał...
Najlepszy sposób na dostęp do uvm_config_db z testbench?
Chcę utworzyć zegar w moim testbench najwyższego poziomu, którego okres można kontrolować za pomocą testu. To, co zrobiłem, to ustawienie okresu na uvm_confi...
Jak zdefiniować sparametryzowany multiplekser za pomocą SystemVerilog
Próbuję utworzyć moduł, który przełącza x pakiety danych wejściowych na pojedynczy pakiet wyjściowy zgodnie z jednym gorącym wejściem.Jeśli x miałoby stałą w...
Jak emulować wyświetlanie $ za pomocą makr Verilog?
Chcę utworzyć makro z wieloma parametrami, takimi jak $ display.Mój kod wygląda tak, ale nie działa.
rozmiar portu nie pasuje do rozmiaru połączenia
Napisałem kodAlu.v
Jak zdefiniować i zainicjować wektor zawierający tylko te w Verilog?
Jeśli chcę zadeklarować 128-bitowy wektor wszystkich tych, która z tych metod jest zawsze poprawna?
Strona 1 z 2