Resultados de la búsqueda a petición "vhdl"
Error al agregar std_logic_vector, s
Quiero tener un módulo simple que agregue dos std_logic_vectors. Sin embargo, cuando se usa el siguiente código con el operador +, no se sintetiza. library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_arith.all; entity add_module is ...
Hacer una ALU de 4 bits a partir de varias ALU de 1 bit
Estoy tratando de combinar varias ALU de 1 bit en una ALU de 4 bits. Estoy confundido acerca de cómo hacer esto realmente en VHDL. Aquí está el código para la ALU de 1 bit que estoy usando: component alu1 -- define the 1 bit alu component ...
Estilo de proceso VHDL
He estado leyendo varias preguntas aquí, ya que estoy aprendiendo VHDL y siempre estoy buscando mejorar. Sin embargo, este comentario me hizo sentir curiosidad: Problema simple de máquina de ...
Leer una imagen a FPGA desde la PC y volver
Necesito leer una pequeña imagen (formato tif) de la PC al kit FPGA (ALTERA DE2-70) para procesarla, luego escribirla de nuevo en la PC. No tengo idea de cómo hacerlo en Verilog? ¿Se puede hacer en C? Si es así, ¿cómo puedo combinar mi código C ...
código vhdl (para bucle)
Descripción: quiero escribir código vhdl que encuentre el número entero más grande en la matriz A, que es una matriz de 20 enteros. Pregunta: ¿Cómo debería ser mi algoritmo para ingresar dónde están las declaraciones secuenciales? mi código ...
VHDL: no se puede leer el estado de salida
Estoy intentando compilar en ModelSim 10.0 y recibo un error de compilación que dice: 'No se puede leer el estado de salida'. Aquí hay un fragmento del código. Sería genial si alguien pudiera decirme qué estoy haciendo mal. entity ...
Cómo contar las teclas presionadas en la placa espartana FPGA
Estoy usando la placa FPGA Spartan 2 y quiero contar las teclas presionadas desde el teclado, este es mi código VHDL: library ieee ; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; use ...
Agregar biblioteca al proyecto VHDL
Estoy tratando de usar números de punto fijo en mi proyecto VHDL, pero sigo teniendo problemas para implementar la biblioteca (que se encuentra aquí http://www.eda-stds.org/fphdl/fixed_pkg_c.vhdl [http://www.eda-stds.org/fphdl/fixed_pkg_c.vhdl]) ...
Convertir número binario de 8 bits a BCD en VHDL
El algoritmo es bien conocido, haces 8 turnos a la izquierda y compruebas las unidades, decenas o cientos de bits (4 cada una) después de cada turno. Si están por encima de 4, agrega 3 al grupo y así sucesivamente ... Aquí hay una solución ...
¿Cómo implementaría esta lógica digital en Verilog o VHDL?
Publiqué unresponder [https://stackoverflow.com/questions/480405/finding-the-next-in-round-robin-scheduling-by-bit-twiddling#486480] aotra pregunta de ...