Estoy intentando compilar en ModelSim 10.0 y recibo un error de compilación que dice: 'No se puede leer el estado de salida'.

Aquí hay un fragmento del código. Sería genial si alguien pudiera decirme qué estoy haciendo mal.

entity controller_entity is
generic( entryCount : positive := 2;
         ....);
port(
    clk         : in  std_logic;
    ....
    entry_car_entered : out std_logic_vector(0 to entryCount-1)
);
end entity controller_entity;

architecture controller_v1 of controller_entity is
signal cars_entered : std_logic_vector(0 to entryCount-1);

component entry is
    port(
        clk       : in  std_logic;
        ....
        car_passed: out std_logic  --Output to higher level
    );
end component;

begin   
    CREATE_ENTRANCES: for i in 0 to entryCount-1 generate
                entryi : entry port map(clk => clk,
                        ....
                car_passed => entry_car_entered(i) -- This line causes the problem.                                             

                        end generate CREATE_ENTRANCES;

    .....

);
end architecture controller_v1;

Creo que puedo solucionar esto si cambio a compilar con VHDL 2008, pero estoy tratando de seguir con 1993. Cualquier consejo sobre este tema sería muy apreciado.