Estoy tratando de combinar varias ALU de 1 bit en una ALU de 4 bits. Estoy confundido acerca de cómo hacer esto realmente en VHDL. Aquí está el código para la ALU de 1 bit que estoy usando:

component alu1 -- define the 1 bit alu component
  port(a, b: std_logic_vector(1 downto 0);
  m: in std_logic_vector(1 downto 0);
  result: out std_logic_vector(1 downto 0));
end alu1;

architecture behv1 of alu1 is
begin
  process(a, b, m)
  begin
   case m is
     when "00" =>
        result <= a + b;
      when "01" =>
        result <= a + (not b) + 1;
      when "10" =>
        result <= a and b;
      when "11" =>
        result <= a or b;
    end case
  end process
end behv1

Supongo que defino alu1 como un componente de la entidad más grande alu4, pero ¿cómo puedo vincularlos?