Resultados da pesquisa a pedido "vhdl"
ACTIV HDL - VHDL- “O sinal não pode ser sintetizado, descrição síncrona ruim”
Ocorreu um erro ao sintetizar esse código no Xillinx. Este erro é: "O sinal Z_1 não pode ser sintetizado, descrição síncrona incorreta" entity uk3 is port( rst : in BIT; C : in INTEGER; clk : in BIT; S : out INTEGER ); end uk3; --}} End of ...
Estilo de processo VHDL
Eu tenho lido várias perguntas aqui, pois estou aprendendo VHDL e sempre procurando melhorar. No entanto, esse comentário me deixou curioso: Problema da máquina de estado ...
Lendo uma imagem para FPGA do PC e do Back
Preciso ler uma imagem pequena (formato tif) do kit PC para FPGA (ALTERA DE2-70) para processamento e depois gravá-la no PC. Não faço ideia de como fazer isso no Verilog? Isso pode ser feito em C? Nesse caso, como posso combinar meu código C / ...
execução seqüencial na instrução de processo em vhdl
para declaração de processo em vhdl, diz-se que a ordem de execução dentro de uma declaração de processo é seqüencial. Minha pergunta é que, por favor, observe primeiro o código abaixo: os sinais a, bec são atribuídos a seus novos valores ...
Verilog / VHDL - Como evitar a redefinição de registros de dados em um único bloco sempre?
Eu gosto de evitar a redefinição de registros de dados que não precisam ser redefinidos. Por exemplo, ao transmitir dados pelos estágios do pipeline, se cada estágio tiver um bit válido, não será necessário redefinir os registros de dados. ...
nenhuma declaração de função para o operador
Recebo esta mensagem de erro: testbench.vhd: 16: 22: nenhuma declaração de função para o operador "+" nesta linha: Z <= unsigned(X) + resize(unsigned(Y),X'length);com este código: library IEEE; use IEEE.std_logic_1164.all; use ...
código vhdl (para loop)
Descrição: desejo escrever código vhdl que encontre o maior número inteiro na matriz A, que é uma matriz de 20 números inteiros. Pergunta, questão: como deve ser meu algoritmo para inserir onde estão as instruções seqüenciais? meu código ...
Adicionando biblioteca ao projeto VHDL
Estou tentando usar números de pontos fixos no meu projeto VHDL, mas continuo tendo problemas para implementar a biblioteca (encontrada aqui http://www.eda-stds.org/fphdl/fixed_pkg_c.vhdl [http://www.eda-stds.org/fphdl/fixed_pkg_c.vhdl]) O erro ...
Converter número binário de 8 bits em BCD em VHDL
O algoritmo é bem conhecido: você faz 8 turnos à esquerda e verifica as unidades, dezenas ou centenas de bits (4 cada) após cada turno. Se eles estão acima de 4, você adiciona 3 ao grupo e assim por diante ... Aqui está uma solução baseada em ...
Existe uma maneira de usar um testbench para diferentes simuladores se os dois simuladores precisarem que seus próprios pacotes sejam usados?
Meu testbench usa uma função definida em um pacote modelsim (init_signal_spy). Portanto, não posso usar este testbench com um simulador diferente do ModelSims vsim, por exemplo, o ncsim de Candence. Mas existe uma função equivalente para o ncsim ...