Resultados de la búsqueda a petición "verilog"
Multiplicación por suma de series de potencia con términos negativos
¿Cómo puedo calcular un multiplicando de coma flotante en Verilog? Hasta ahora, generalmente uso shift << 1024, luego el número de coma flotante se convierte en entero. Luego hago algunas operaciones, luego >> 1024 para obtener una fracción de ...
¿Cómo puedo aplicar una fracción fija al entero?
Me gustaría multiplicar a entero con fracción modificada de la siguiente manera (Multiplicación por suma de series de potencia con términos ...
Verilog: "... no es una constante"
Tengo tres cables creados así: wire [11:0] magnitude; wire [3:0] bitsEnd; wire [3:0] leadingBits;Todos ellos sonassigned alguna expresión usando lógica combinacional. El siguiente código funciona bien: assign leadingBits[3] = magnitude[bitsEnd ...
¿Cómo declarar y usar matrices de bytes 1D y 2D en Verilog?
¿Cómo declarar y usar matrices de bytes 1D y 2D en Verilog? p.ej. como hacer algo como byte a_2D[3][3]; byte a_1D[3]; // using 1D for (int i=0; i< 3; i++) { a_1D[i] = (byte)i; } // using 2D for (int i=0; i< 3; i++) { for (int j=0; j< 3; j++) ...
¿Cómo puedo instanciar un módulo dentro de una instrucción if en verilog?
if (btn[0] == 1) begin operaciones op(A,B,numop,C); display disp(C,led); end Necesito crear una instancia dentro de esto si, ¿cómo puedo hacer eso?
¿Foros de programación relacionados con VHDL / Verilog? [cerrado]
El diseño de hardware con VHDL o Verilog se parece más a la programación hoy en día. Sin embargo, veo que los miembros de SO no están hablando tan activamente sobre la programación VHDL / Verilog. ¿Hay algún foro que se ocupe del diseño de ...
¿Cuál es la diferencia entre reg y wire en un módulo verilog?
¿Cuál es la diferencia entre un registro y un cable? Cuándo se supone que debemos usar reg y cuándo se supone que debemos usar cable en un módulo verilog. También he notado a veces que una salida se declara nuevamente como un registro. Por ...
Error al usar siempre bloquear en verilog
Tengo un modulotemp1 en verilog decir como abajo, - module temp1; --- --- --- endmoduleQuiero llamar a esta instancia de módulo desde otro módulotemp2. Sin embargo, quiero esto en el borde positivo del reloj. module temp2(clk); input clk; ...
Indización no constante para una declaración lógica en systemverilog
Estoy tratando de crear un bucle for que asigne diferentes valores a una matriz lógica dada la iteración del bucle. Entonces, por ejemplo, digamos que estoy tratando de instanciar dos ladrillos diferentes, ambos con un ancho de 10 y una altura ...
¿Cómo obtener una raíz cuadrada para una entrada de 32 bits solo en un ciclo de reloj?
Quiero diseñar un módulo sintetizable en Verilog que tomará solo un ciclo para calcular la raíz cuadrada de una entrada dada de 32 bits.