Resultados da pesquisa a pedido "verilog"
Verilog: “… não é uma constante”
Eu tenho três fios criados assim: wire [11:0] magnitude; wire [3:0] bitsEnd; wire [3:0] leadingBits;Todos eles sãoassignalguma expressão usando lógica combinacional. O código a seguir funciona bem: assign leadingBits[3] = magnitude[bitsEnd + ...
Como declarar e usar matrizes de bytes 1D e 2D no Verilog?
Como declarar e usar matrizes de bytes 1D e 2D no Verilog? por exemplo. como fazer algo como byte a_2D[3][3]; byte a_1D[3]; // using 1D for (int i=0; i< 3; i++) { a_1D[i] = (byte)i; } // using 2D for (int i=0; i< 3; i++) { for (int j=0; j< 3; ...
Como instanciar um módulo dentro de uma instrução if no verilog?
if (btn[0] == 1) begin operaciones op(A,B,numop,C); display disp(C,led); endEu preciso instanciar isso dentro disso se, como posso fazer isso?
Fóruns de programação relacionados ao VHDL / Verilog? [fechadas]
O design de hardware com VHDL ou Verilog é mais parecido com a programação atualmente. No entanto, vejo que os membros do SO não estão falando tão ativamente sobre a programação VHDL / Verilog. Existe algum fórum relacionado ao design de ...
Qual é a diferença entre reg e wire em um módulo verilog
Qual é a diferença entre um registro e um fio? Quando devemos usar reg e quando devemos usar wire em um módulo verilog. Também notei às vezes que uma saída é declarada novamente como um registro. Por exemplo, reg Q em um flip-flop em D. Eu li ...
Erro ao usar sempre bloquear no verilog
Eu tenho um modulotemp1 em verilog diga como abaixo, - module temp1; --- --- --- endmoduleEu quero chamar essa instância do módulo de outro módulotemp2. No entanto, eu quero que essas leis na borda positiva do relógio module temp2(clk); input ...
Indexação não constante para uma instrução lógica no systemverilog
Estou tentando criar um loop for que atribui valores diferentes a uma matriz lógica, dada a iteração do loop. Então, por exemplo, digamos que estou tentando instanciar dois tijolos diferentes, ambos com largura de 10 e altura de 5. Digamos ...
Como obter uma raiz quadrada para entrada de 32 bits em apenas um ciclo de clock?
Quero projetar um módulo sintetizável no Verilog que levará apenas um ciclo no cálculo da raiz quadrada de uma entrada de 32 bits.
Qual é a diferença entre = e <= no verilog?
Eu sou novo aqui como no verilog ... Quero perguntar sobre a diferença entre = e <= neste programa? e como imprimir o valor dos dados? module always_example(); reg clk,reset,enable,q_in,data; always @ (posedge clk) if (reset) begin data <= 0; ...
Como inicializar o conteúdo da RAM RAM inferida (BRAM) no Verilog
Estou tendo problemas para inicializar o conteúdo de um carneiro inferido no Verilog. O código para a ram é o seguinte: module ram( input clock, // System clock input we, // When high RAM sets data in input lines to given address input [13:0] ...