Suchergebnisse für Anfrage "verilog"

2 die antwort

Fehler bei der Verwendung immer in Verilog blockieren

Ich habe ein Modultemp1 in verilog sag wie folgt, - module temp1; --- --- --- endmoduleIch möchte diese Modulinstanz von einem anderen Modul aufrufentemp2. Allerdings möchte ich dazu Laways an der positiven Flanke des Clock- module temp2(clk); ...

2 die antwort

Nicht konstante Indizierung für eine logische Anweisung in systemverilog

Ich versuche, eine for-Schleife zu erstellen, die einem logischen Array bei gegebener Iteration der Schleife unterschiedliche Werte zuweist. Nehmen wir zum Beispiel an, ich versuche, zwei verschiedene Bausteine mit einer Breite von 10 und ...

8 die antwort

Wie bekomme ich eine Quadratwurzel für 32-Bit-Eingaben in nur einem Taktzyklus?

ch möchte in Verilog ein synthetisierbares Modul entwerfen, das nur einen Zyklus für die Berechnung der Quadratwurzel eines gegebenen Eingangs von 32 Bit benötig

TOP-Veröffentlichungen

4 die antwort

Was ist der Unterschied zwischen = und <= in Verilog?

Ich bin neu hier wie in verilog ... möchte ich nach dem unterschied zwischen = und <= in diesem programm fragen? und wie man den Wert von Daten druckt? module always_example(); reg clk,reset,enable,q_in,data; always @ (posedge clk) if (reset) ...

4 die antwort

Wann sollte ich reg anstelle von wire verwenden? [Duplikat

Diese Frage hat hier bereits eine Antwort: Verwenden von Wire oder Reg mit Input oder Output in Verilog [/questions/5360508/using-wire-or-reg-with-input-or-output-in-verilog] 5 Antworten Ich bin verwirrt über Reg und Wire, als ich meine ...

6 die antwort

So initialisieren Sie den Inhalt des abgeleiteten Block-RAM (BRAM) in Verilog

Ich habe Probleme beim Initialisieren des Inhalts eines abgeleiteten Arbeitsspeichers in Verilog. Der Code für den Widder lautet wie folgt: module ram( input clock, // System clock input we, // When high RAM sets data in input lines to given ...

4 die antwort

Was bedeutet | Variable in Verilog?

Ich frage mich, wasassign hd_trs_detected = |hd_trs_match; bedeutet im Verilog. Ich interessiere mich hauptsächlich für das|hd_trs_match Teil. Ich weiß das bedeutet bitweises ODER, aber nicht sicher, wie es ohne einen Wert vor dem @ ...