Die VHDL-Synthesewarnung FF / Latch hat einen konstanten Wert von 0

Ich probiere einen Code aus, bei dem im Wesentlichen ein FPGA verwendet und Werte von einem Temperatursensor gelesen werden.Der Code ist unten:

Ethernet FCS (crc32) in vhdl berechnen (und validieren)

Ich benutze dieSpartan 3E Starter Kit und ich versuche, Ethernet-Frames über eine 100-MBit-Verbindung zu empfangen.Für diejenigen, die es nicht wissen, ist d...

VHDL: Verwenden Sie die Länge einer Ganzzahl, um die Anzahl der ausgewählten Zeilen zu bestimmen

Ich versuche einen wiederverwendbaren Barrel Shifter zu erstellen. es nimmt ein Eingangsarray von Bits und verschiebt sie um eine bestimmte Anzahl von Positi...

Darstellen einer ganzen Zahl größer als eine ganze Zahl hoch

Ist der Prozess in VHDL wiedereintrittsfähig ("reentrant")?

Ist es möglich, zwei oder mehr aufeinanderfolgende Durchläufe für einen Prozess in

Wie kann ich Binärdaten in VHDL / modelsim ohne Verwendung spezieller Binärformate lesen?

Einige Hintergrundinformationen:Ich schreibe einen VHDL-Prüfstand für einen Ethernet-MAC. Die Testbench besteht aus einem Paket und einer kombinierten Entity...

clk'event vs rising_edge ()

Ich hatte das immer benutzt, um eine steigende Flanke zu erkennen:

VHDL-Synthese - FF / Latch-Konstantenwert

Ich versuche, ein vhdl-Modul zu synthetisieren, das ich geschrieben habe.Der Code ist unten:

Wie konvertiert man 8 Bit in 16 Bit in VHDL?

Ich habe ein 8-Bit-Eingangssignal vom ADC-Wandler (

Kontinuierliche Zuordnung scheint nicht zu funktionieren