Suchergebnisse für Anfrage "system-verilog"
Verilog: So instanziieren Sie ein Modul
Wenn ich ein Verilog-Modul "top" und ein Verilog-Modul "subcomponent" habe, wie kann ich eine Unterkomponente in top instanziieren?oben:
Die Portgröße stimmt nicht mit der Verbindungsgröße überein
Ich habe den Code geschriebenAlu.v
Eliminieren nicht verwendeter Bits: Erstellen synthetisierbarer mehrdimensionaler Arrays mit unterschiedlichen Dimensionen
Dies ist eine Folgefrage vonWie kann ich iterativ Busse parametrisierter Größe erstellen, um auch iterativ erstellte Module zu verbinden?. Die Antwort ist zu...
Verilog mehrere Treiber
Ich versuche, einen BCD-Zähler mit Verilog zu erstellen, der an einen 7-Segment-Decoder angeschlossen wird.Nachdem ich es synthetisiert habe, ist der Fehler ...
Werden SystemVerilog-Arrays als Wert oder Referenz übergeben?
Übergibt SystemVerilog Arrays standardmäßig nach Wert oder Referenz? Zum Beispiel: int array[5] = '{0,1,2,3,4}; some_function(array); // <-- value or reference?
Verwenden Sie eine fortlaufende Zuweisung in einem Verilog-Verfahren?
Ist es möglich und / oder sinnvoll, jemals eine fortlaufende Zuordnung in einem Verilog-Verfahren zu verwenden? Zum Beispiel würde es jemals einen Grund geben, eineassign innerhalb einesalways Block? Zum Beispiel dieser Code: always @(*) begin ...
Wie verwende ich Clock Gating in RTL?
Ich schalte einiges einverriegelnund Logik in meinem Design. Ich habe nicht viel Erfahrung in Synthese und Ort & Route. Was ist der richtige Weg, um Clock Gating in RTL zu implementieren? Beispiel 1: always_comb begin gated_clk = clk & ...
Regex in SV oder UVM
Welche Funktionen muss ich aufrufen, um reguläre Ausdrücke in Systemverilog / UVM zu verwenden? Hinweis: Ich frage nicht, wie man reguläre Ausdrücke verwendet, sondern nur Methodennamen.
Wie binde ich Systemverilog Interpreter mit DPI-C ein?
Problembeschreibun: Ich entwerfe in SystemVerilog und schreibe die Testbenches in derselben Sprache. Ich möchte in der Lage sein, mein Design zu kompilieren und verschiedene Funktionen während der Simulation zu testen, so wie Sie es mit einem ...
VHDL / Verilog bezogene Programmierforen? [geschlossen
Hardware-Design mit VHDL oder Verilog ähnelt heutzutage eher der Programmierung. Ich sehe jedoch, dass SO-Mitglieder nicht so aktiv über VHDL / Verilog-Programmierung sprechen. Gibt es ein Forum zum Thema Hardware-Design mit Verilog / VHDL / ...