Verwenden Sie eine fortlaufende Zuweisung in einem Verilog-Verfahren?
Ist es möglich und / oder sinnvoll, jemals eine fortlaufende Zuordnung in einem Verilog-Verfahren zu verwenden? Zum Beispiel würde es jemals einen Grund geben, eineassign innerhalb einesalways Block?
Zum Beispiel dieser Code:
always @(*)
begin
assign data_in = Data;
end
Wäre es darüber hinaus möglich, mit diesem Ansatz sequentielle Logik zu generieren?
always @(posedge clk)
begin
assign data_in = Data;
end