Resultados da pesquisa a pedido "system-verilog"
o tamanho da porta não corresponde ao tamanho da conexão
Eu escrevi o códigoAlu.v
Verilog: como instanciar um módulo
Se eu tiver um módulo Verilog 'top' e um módulo verilog 'subcomponent' como instanciar o subcomponente no topo?topo:
Eliminando bits não utilizados: criando arrays multidimensionais de dimensões diferentes
Esta é uma pergunta subseqüente deComo posso criar iterativamente barramentos de tamanho parametrizado para conectar módulos também criados iterativamente?. ...
Vários drivers Verilog
Estou tentando fazer o BCD Counter usando o Verilog que será conectado ao decodificador de 7 segmentos.Depois que eu sintetizo, o erro ocorreu assim:
vetores compactados vs descompactados no sistema
Olhando para algum código que estou mantendo no System Verilog, vejo alguns sinais definidos assim: node [range_hi:range_lo]x;e outros que são definidos assim: node y[range_hi:range_lo];Eu entendi aquilox é definido como empacotado, enquantoy é ...
Como interpretar as atribuições de bloqueio versus não bloqueio no Verilog?
Estou um pouco confuso sobre como interpretações de bloqueio e não bloqueio são interpretadas quando se trata de desenhar um diagrama de hardware. Temos que inferir que uma tarefa sem bloqueio nos fornece um registro? Então, de acordo com esta ...
Funções independentes de largura
É possível escrever uma função que possa detectar a largura dos dados de entrada automaticamente? Por exemplo, considere a função de paridade abaixo: function parity; input [31:0] data; parity = ^ data; endfunction Quandoparity(data) é chamado, ...
Usando burst_read / write com o modelo de registro
Eu tenho um espaço de registro de 16 registros. Estes são acessíveis através de barramento serial (simples e burst). Eu tenho o modelo de registro UVM definido para esses registros. No entanto, nenhum dos métodos do modelo reg suporta transações ...
As matrizes SystemVerilog são passadas por valor ou referência?
Por padrão, o SystemVerilog passa matrizes por valor ou referência? Por exemplo: int array[5] = '{0,1,2,3,4}; some_function(array); // <-- value or reference?
Usando uma atribuição contínua em um procedimento Verilog?
É possível e / ou útil usar uma atribuição contínua em um procedimento Verilog? Por exemplo, haveria alguma razão para colocar umassign dentro de umalways quadra? Por exemplo, este código: always @(*) begin assign data_in = Data; endAlém disso, ...