Resultados de la búsqueda a petición "system-verilog"
Verilog: Cómo instanciar un módulo
Si tengo un módulo Verilog 'top' y un módulo 'verilog' subcomponent ', ¿cómo puedo crear una instancia de subcomponent en top?parte super...
el tamaño del puerto no coincide con el tamaño de la conexión
He escrito el codigoAlu.v
Eliminación de bits no utilizados: creación de matrices multidimensionales sintetizables de diferentes dimensiones
Esta es una pregunta de seguimiento de¿Cómo puedo crear iterativamente buses de tamaño parametrizado para conectar módulos también creados iterativamente?. L...
Verilog multiples drivers
Estoy intentando hacer un contador BCD usando Verilog que se conectará a un decodificador de 7 segmentos.Después de que lo sintetice, el error ocurrió así:
¿Cómo interpretar las tareas de bloqueo vs no bloqueo en Verilog?
Estoy un poco confundido acerca de cómo se interpretan las tareas de bloqueo y no bloqueo cuando se trata de dibujar un diagrama de hardware. ¿Tenemos que inferir que una asignación sin bloqueo nos da un registro? Entonces de acuerdo con esta ...
Ancho de funciones independientes
¿Es posible escribir una función que pueda detectar el ancho de datos de entrada automáticamente? Por ejemplo, considere la siguiente función de paridad: function parity; input [31:0] data; parity = ^ data; endfunction Cuandoparity(data) se ...
Usando burst_read / write con el modelo de registro
Tengo un espacio de registro de 16 registros. Se puede acceder a ellos a través del bus serie (solo o en ráfaga). Tengo un modelo de registro UVM definido para estos registros. Sin embargo, ninguno de los métodos del modelo reg ...
¿Usando una asignación continua en un procedimiento Verilog?
¿Es posible y / o útil utilizar una asignación continua en un procedimiento de Verilog? Por ejemplo, ¿habría alguna razón para poner unassign dentro de unalways ¿bloquear? Por ejemplo este código: always @(*) begin assign data_in = Data; ...
vectores empaquetados vs desempaquetados en el sistema verilog
Al mirar un código que mantengo en System Verilog, veo algunas señales que se definen así: node [range_hi:range_lo]x;y otros que se definen así: node y[range_hi:range_lo];Entiendo quex se define como empaquetado, mientras quey se define como ...