Непрерывное назначение, казалось бы, не работает

Я работаю над FIR-фильтром, в частности, с линией задержки.x_delayed инициализируется на все нули. type slv32_array is array(natural range <>) of std_logic_vector(31 downto 0); ... signal x_delayed : slv32_array(0 to NTAPS-1) := (others => ...

Путаница между программами поведения и модели потока данных в VHDL

Я использую учебник Дугласа Л Перри "VHDL: программирование на примере", четвертое издание. Он привел пример модели программирования Dataflow на странице 4: Код I: ENTITY mux IS PORT ( a, b, c, d : IN BIT; s0, s1 : IN BIT; x, : OUT BIT); ...

@ Марк, я полагаю, вы имеете в виду регистровые выходы всей сущности. В общем, да, но это зависит от временных ограничений для дизайна, над которым я работаю.

 укажите контроллер (Cypress cy68013a), который обрабатывает все соединения со скоростью 36 МБ / с между ПК и ПЛИС по USB. и API (интерфейс прикладного программиста) в C, C ++, C #, Ruby, Python и Java. цена 200 $. --- --- odsa

ужно прочитать маленькое изображение (формат tif) с ПК в комплект FPGA (ALTERA DE2-70) для обработки, а затем записать его обратно на ПК. Понятия не имею, как это сделать в Verilog? Это может быть сделано в C? если так, как я могу объединить мой ...

@ user1155120 к счастью, в stackoverflow вы всегда можете опубликовать лучший ответ;)

ользую плату FPGA Spartan 2 и хочу подсчитать количество нажатий клавиш на клавиатуре. Это мой VHDL-код: library ieee ; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; use ieee.numeric_std.all; ENTITY ...

Синтезируемый код будет выглядеть так:

я ошибка при синтезе этого кода в Xillinx. Эта ошибка: «Сигнал Z_1 не может быть синтезирован, плохое синхронное описание» entity uk3 is port( rst : in BIT; C : in INTEGER; clk : in BIT; S : out INTEGER ); end uk3; --}} End of automatically ...

Справедливо. Индексирование шины, вероятно, должно начинаться с нуля. Спасибо за отличный ответ.

местилответ [https://stackoverflow.com/questions/480405/finding-the-next-in-round-robin-scheduling-by-bit-twiddling#486480] веще один ...

Теперь c (новый) = a (новый) = b (старый) и b (новый) = c (старый)

ператора процесса в vhdl говорится, что порядок выполнения внутри оператора процесса является последовательным. Мой вопрос заключается в том, что, пожалуйста, сначала посмотрите на приведенный ниже код, являются ли сигналы a, b и c назначенными ...

https://www.edaplayground.com/x/4VJE

учаю это сообщение об ошибке: testbench.vhd: 16: 22: нет объявлений функций для оператора "+" на этой линии: Z <= unsigned(X) + resize(unsigned(Y),X'length);с этим кодом: library IEEE; use IEEE.std_logic_1164.all; use IEEE.numeric_std.all; ...

отчет («Битовая ширина myInteger is» & integer'image (myInteger'left - myInteger'Right));

м, мне нужен сигнал для представления чисел от 0 до 5; очевидно, что для этого нужно 3 бита std_logic (т.е. если MAXVAL = 5, то битовая ширина = {wcalc "floor(logtwo($MAXVAL))+1"}). Я знаю, что мог бы сделать: SIGNAL myLogicVector : ...