Resultados da pesquisa a pedido "vhdl"

2 a resposta

Por que preciso redefinir os componentes VHDL antes de instancia-los em outras arquiteturas?

Estou coçando a cabeça desde a minha primeira aula de VHDL e decidi postar minha pergunta aqui. Dado que eu tenho uma entidade declarada (e também uma arquitetura dela) e quero instancia-la dentro de outra arquitetura, por que aparentemente ...

1 a resposta

O uso de rising_edge em práticas sem sinal de relógio é uma má prática? Existem alternativas?

Estou trabalhando em um design VHDL e estou funcionando, mas o código é muito feio e o fato de que parece que estou tentando contornar o design da linguagem para atingir meu objetivo me faz sentir que algo está errado. Eu sou muito novo no VHDL, ...

2 a resposta

rojeto de entidade e arquitetura @VHDL

om Ada, posso dividir minhas unidades modulares em especificação e corpo com arquivos .ads e .ad É possível separar a entidade e a arquitetura VHDL? Em caso afirmativo, existe uma convenção de nomenclatura ou estilo recomendado para fazer isso? ...

2 a resposta

Como usar parâmetros genéricos que dependem de outros parâmetros genéricos para entidade

Estou tentando converter um código Verilog que produz um relógio mais lento a partir de um relógio mais rápido para um módulo UART. O código verilog original é baseado no módulo em fpga4fun.com e esta é minha tentativa de traduzi-lo para meu ...

2 a resposta

VHDL: É possível definir um tipo genérico com registro

stou tentando definir um tipo complexo (ou seja, um tipo que consiste de uma parte real e imaginária) e estou tentando descobrir uma maneira de torná-lo genéric This my current static code: type complex_vector is record Re : signed(15 downto 0); ...

2 a resposta

Existe um motivo para inicializar (não redefinir) os sinais em VHDL e Verilo

Nunca inicializei sinais. Dessa forma, qualquer sinal que não tenha uma redefinição ou atribuição seria desconhecido ou inicializado. Em algum código de referência, eles têm inicialização. Isso derrota o que eu desejo. Além disso, como a ...

7 a resposta

downto vs. to em VHDL

Não sei se entendi a diferença entre 'downto' vs. 'to' em vhdl. Vi algumas explicações online, mas acho que ainda não entendi. Alguém pode explicar isso para mim?

2 a resposta

Quando os sinais são atribuídos em VHDL?

Considerando este código: architecture synth of my_entity is signal a : std_logic; begin a <= c and d; b <= a and c; end synth;A segunda linha respeitará essea mudou no outro processo ou todos os sinais são apenas no final dearquitetur atribuído?

1 a resposta

como atrasar um sinal por vários ciclos em vhdl

Como atrasar o sinal para um determinado número de ciclos em VHDL? O número de ciclos é dado como genérico. Qualquer outra opção em vez de process(CLK) is begin if rising_edge(CLK) then a_q <= a; a_q_q <= a_q; a_q_q_q <= a_q_q; -- etc end if; ...

1 a resposta

Passando genéricos para registrar tipos de porta

Comecei recentemente a usar registros para minhas definições de porta, especialmente se eu quiser agrupar sinais que pertencem a uma determinada interface. No entanto, o problema que estou enfrentando aqui é que não posso passar, digamos, a ...