Resultados de la búsqueda a petición "vhdl"
VHDL: ¿Cómo descubrir / informar el ancho / longitud del bit del entero (frente a std_logic_vector)?
Digo que necesito una señal para representar números del 0 al 5; obviamente esto necesita 3 bits de std_logic para ser representado es decir, si MAXVAL = 5, entonces bitwidth = wcalc "floor(logtwo($MAXVAL))+1"}). Soy consciente de que podría ...
VHDL entidad y diseño de arquitectura
Con Ada puedo dividir mis unidades modulares en especificación y cuerpo con archivos .ads y .adb. ¿Es posible separar la entidad y la arquitectura VHDL? Si es así, ¿hay una convención de nombres o un estilo recomendado para hacer esto? ¿Y se ...
¿Cómo usar parámetros genéricos que dependen de otros parámetros genéricos para las entidades?
Estoy tratando de convertir un código de Verilog que produce un reloj más lento de un reloj más rápido para un módulo UART. El código original de verilog se basa en el módulo en fpga4fun.com, y este es mi intento de traducirlo para mi diseño ...
VHDL: ¿Es posible definir un tipo genérico con registros?
stoy tratando de definir un tipo complejo (es decir, un tipo que consta de una parte real e imaginaria) y estoy tratando de encontrar una manera de hacerlo genérico. This my current static code: type complex_vector is record Re : signed(15 ...
¿Hay alguna razón para inicializar (no restablecer) las señales en VHDL y Verilog?
Nunca he inicializado señales. De esa manera, cualquier señal que falte a un reinicio o asignación sería desconocida o inicializada. En algún código de referencia tienen inicialización. Esto derrota lo que deseo. Además, dado que ...
downto vs. a en VHDL
No estoy seguro de entender la diferencia entre 'downto' vs. 'to' en vhdl. He visto algunas explicaciones en línea, pero todavía no creo entender. ¿Alguien me lo puede dejar?
¿Cuándo se asignan las señales en VHDL?
Considerando este código: architecture synth of my_entity is signal a : std_logic; begin a <= c and d; b <= a and c; end synth;a segunda línea va a respetar esaa cambió en el otro proceso o son todas las señales solo al final dearquitectur asignado?
how para retrasar una señal durante varios ciclos en vhdl
¿Cómo retrasar la señal para un número determinado de ciclos en VHDL? El número de ciclos se da como genérico. Cualquier otra opción en lugar de process(CLK) is begin if rising_edge(CLK) then a_q <= a; a_q_q <= a_q; a_q_q_q <= a_q_q; -- etc ...
Passing Generics para registrar tipos de puertos
Recientemente comencé a usar registros para mis definiciones de puerto, especialmente si quiero agrupar señales que pertenecen a una determinada interfaz. Sin embargo, el problema que enfrento aquí es que no puedo pasar, digamos el ancho de un ...
Cuando se debe insertar una señal en la lista de sensibilidad de un proceso
stoy confundido acerca de cuándo una señal declarada en una arquitectura debe insertarse en la lista de sensibilidad de un proceso. Existe una ley general que pueda seguirse en cualquier situació Tengo verdaderas dificultades para comprender ...