Результаты поиска по запросу "verilog"
Правильный способ определения края сигнала в Verilog
я бы хотелобнаружить нарастающий фронт сигналас триггераAA вBB +----+ A ----------------| |----- OUT +----+ | BB | B ----| |------|> | | AA | +----+ clk ----|> | +----+Verilog код: module edge_detect ( input A, input B, input clk, output OUT ); ...
Как определить модуль с параметром в Verilog?
Я хочу определитьadd модуль, у которого есть параметр, но мое объявление нового экземпляра не подходит. Я хочу определить экземпляр этого модуля: module add #(parameter wd=1) (input wire [wd-1:0] a,b, output wire [wd-1:0] o); assign o = a + b; ...
Что означают фигурные скобки в Verilog?
Мне трудно понять следующий синтаксис в Verilog: input [15:0] a; // 16-bit input output [31:0] result; // 32-bit output assign result = {{16{a[15]}}, {a[15:0]}};Я знаюassign заявление свяжет что-то доresult шина, использующая провода и ...
При печати verilog целочисленное значение со знаком хранится в переменной типа reg
Как напечатать целочисленное значение со знаком, хранящееся в 8-битном регистре, объявленном как рег [7: 0] акк; С помощью $ display ("acc:% d", acc) Он печатает значение без знака. Какой правильный синтаксис для функции $ display?
Как эмулировать отображение $ с помощью Verilog Macros?
Я хочу создать макрос с несколькими параметрами, как $ display. Мой код выглядит так, но он не работает. `define format_macro(A) \ $write("%s", $sformatf(A)); \Вот как я назвал format_macro. `format_macro("variable = %d", variable)Как я могу ...
Утверждение заявления в Verilog
Я совершенно новичок в Verilog, так что терпите меня. Мне интересно, есть ли утверждение assert в Verilog. В моем тестовом стенде я хочу быть в состоянии утверждать, что выходы модулей равны определенным значениям. Например, mymodule m(in, ...
Арифметический сдвиг действует как логический сдвиг, независимо от подписанной переменной
У меня есть регистр, объявленный так: logic signed [15:0][2:0][15:0] registers;Когда я помещаю номер комплимента 2 в массив и арифметически смещаю число, вместо этого логично смещается: registers[0][0] = 16'b1000000000000000; registers[0][0] = ...
Как реализовать (псевдо) аппаратный генератор случайных чисел
Как вы реализуете аппаратный генератор случайных чисел в HDL (verilog)? Какие варианты нужно рассмотреть? Этот вопрос следует засамостоятельно ответ [https://stackoverflow.com/help/self-answer]формат. Дополнение ответы и обновления приветствуются.
Как прочитать переменную среды в Verilog / System Verilog?
Как мне прочитать переменную окружения в Verilog? (Работает на симуляторе VCS) Я пытаюсь сделать File=$fopen("$PATH/FileName","r");$ PATH - это переменная окружения.
Условная реализация модуля verilog
Можно ли создать экземпляр модуля условно в verliog? пример : if (en==1) then module1 instantiation else module2 instantiation