Как эмулировать отображение $ с помощью Verilog Macros?

Я хочу создать макрос с несколькими параметрами, как $ display.

Мой код выглядит так, но он не работает.

               `define format_macro(A) \
                      $write("%s", $sformatf(A)); \

Вот как я назвал format_macro.

               `format_macro("variable = %d", variable)

Как я могу это сделать?

Ответы на вопрос(3)

Ваш ответ на вопрос