Мне трудно понять следующий синтаксис в Verilog:

input [15:0] a;  // 16-bit input
output [31:0] result; // 32-bit output
assign result = {{16{a[15]}}, {a[15:0]}};

Я знаюassign заявление свяжет что-то доresult шина, использующая провода и комбинационную логику, но что случилось с фигурными скобками и 16 {a [15]}?